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	著者名 (author)	表題 (title)	論文誌/会議名	巻数 (volume)	号数 (number)	ページ範囲 (pages)	刊行月 (month)	出版年 (year)	IF / Acc. rate	File
論文誌	D. Alnajjar, H. Konoura, Y. Ko, Y. Mitsuyama, M. Hashimoto, T. Onoye	Implementing Flexible Reliability in a Coarse Grained Reconfigurable Architecture	IEEE Transactions on VLSI Systems					(to appear)
論文誌	R. Harada, Y. Mitsuyama, M. Hashimoto, T. Onoye	Impact of NBTI-Induced Pulse-Width Modulation on SET Pulse-Width Measurement	IEEE Transactions on Nuclear Science					(to appear)
論文誌	K. Shinkai, M. Hashimoto, T. Onoye	A Gate-Delay Model Focusing on Current Fluctuation over Wide Range of Process-Voltage-Temperature Variations	Integration, the VLSI Journal					(to appear)
論文誌	H. Fuketa, R. Harada, M. Hashimoto, T. Onoye	Measurement and Analysis of Alpha-Particle-Induced Soft Errors and Multiple Cell Upsets in 10T Subthreshold SRAM	IEEE Transactions on Device and Materials Reliability					(to appear)
論文誌	T.Kameda, H. Konoura, D. Alnajjar, Y. Mitsuyama, M. Hashimoto, T. Onoye	Field Slack Assessment for Predictive Fault Avoidance on Coarse-Grained Reconfigurable Devices	IEICE Trans. on Information and Systems					(to appear)
論文誌	Y. Ogasahara, M. Hashimoto, T. Kanamoto, T. Onoye	Supply Noise Suppression by Triple-Well Structure	IEEE Transactions on VLSI Systems	21	4	781--785	April	2013
論文誌	D. Alnajjar, Y. Mitsuyama, M. Hashimoto, T. Onoye	PVT-induced Timing Error Detection through Replica Circuits and Time Redundancy in Reconfigurable Devices	IEICE Electronics Express (ELEX)	10	5		April	2013
論文誌	T. Amaki, M. Hashimoto, T. Onoye	Jitter Amplifier for Oscillator-based True Random Number Generator	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E96-A	3	684--696	March	2013
論文誌	I. Homjakovs, T. Hirose, Y. Osaki, M. Hashimoto, T. Onoye	A 0.8-V 110-nA CMOS current reference circuit using subthreshold operation	IEICE Electronics Express (ELEX)	10	4		March	2013
論文誌	I. Homjakovs, M. Hashimoto, T. Hirose, T. Onoye	Signal-Dependent Analog-to-Digital Conversion based on MINIMAX Sampling	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E96-A	2	459--468	February	2013
論文誌	Y. Takai, M. Hashimoto, T. Onoye	Power Gating Implementation for Supply Noise Mitigation with Body-Tied Triple-Well Structure	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E95-A	12	2220--2225	December	2012
論文誌	S. Kimura, M. Hashimoto, T. Onoye	A Body Bias Clustering Method for Low Test-Cost Post-Silicon Tuning	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E95-A	12	2292--2300	December	2012
論文誌	H. Fuketa, M. Hashimoto, Y. Mitsuyama, T. Onoye	Adaptive Performance Compensation with In-Situ Timing Error Predictive Sensors for Subthreshold Circuits	IEEE Transactions on VLSI Systems	20	2	333--343	February	2012
論文誌	H. Konoura, Y. Mitsuyama, M. Hashimoto, T. Onoye	Stress Probability Computation for Estimating NBTI-Induced Delay Degradation	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E94-A	12	2545--2553	December	2011
論文誌	K. Shinkai, M. Hashimoto, T. Onoye	Extracting Device-Parameter Variations with RO-Based Sensors	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E94-A	12	2537--2544	December	2011
論文誌	H. Fuketa, M. Hashimoto, Y. Mitsuyama, T. Onoye	Neutron-Induced Soft Errors and Multiple Cell Upsets in 65-nm 10T Subthreshold SRAM	IEEE Transactions on Nuclear Science	58	4	2097--2102	August	2011
論文誌	H. Fuketa, D. Kuroda, M. Hashimoto, T. Onoye	An Average-Performance-Oriented Subthreshold Processor Self-Timed by Memory Read Completion	IEEE Transactions on Circuits and Systems II	58	5	299--303	May	2011
論文誌	R. Harada, Y. Mitsuyama, M. Hashimoto, T. Onoye	Measurement Circuits for Acquiring SET Pulse Width Distribution with Sub-FO1-inverter-delay Resolution	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E93-A	12	2417--2423	December	2010
論文誌	H. Fuketa, M. Hashimoto, Y. Mitsuyama, T. Onoye	Transistor Variability Modeling and Its Validation with Ring-oscillation Frequencies for Body-biased Subthreshold Circuits	IEEE Transactions on VLSI Systems	18	7	1118--1129	July	2010
論文誌	K. Shinkai, M. Hashimoto, T. Onoye	Prediction of Self-heating in Short Intra-block Wires	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E93-A	3	583--594	March	2010
論文誌	H. Fuketa, M. Hashimoto, Y. Mitsuyama, T. Onoye	Trade-off Analysis between Timing Error Rate and Power Dissipation for Adaptive Speed Control with Timing Error Prediction	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E92-A	12	3094--3102	December	2009
論文誌	Y. Ogasahara, M. Hashimoto, T. Onoye	All Digital Ring-Oscillator Based Macro for Sensing Dynamic Supply Noise Waveform	IEEE Journal of Solid-State Circuits	44	6	1745--1755	June	2009
論文誌	T. Okumura, A. Kurokawa, H. Masuda, T. Kanamoto, M. Hashimoto, H. Takafuji, H. Nakashima, N. Ono, T. Sakata, T. Sato	Improvement in Computational Accuracy of Output Transition Time Variation Considering Threshold Voltage Variations	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	92-A	4	990--997	April	2009
論文誌	K. Hamamoto, H. Fuketa, M. Hashimoto, Y. Mitsuyama, T. Onoye	An Experimental Study on Body-Biasing Layout Style Focusing on Area Efficiency and Speed Controllability	IEICE Trans. on Electronics	E92-C	2	281--285	February	2009
論文誌	S. Abe, M. Hashimoto, T. Onoye	Clock Skew Evaluation Considering Manufacturing Variability in Mesh-Style Clock Distribution	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E91-A	12	3481-3487	December	2008
論文誌	Y. Mitsuyama, K. Takahashi, R. Imai, M. Hashimoto, T. Onoye, I. Shirakawa	Area-Efficient Reconfigurable Architecture for Media Processing	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E91-A	12	3651-3662	December	2008
論文誌	M. Hashimoto, J. Yamaguchi, T. Sato, H. Onodera	Timing Analysis Considering Temporal Supply Voltage Fluctuation	IEICE Trans. on Information and Systems	E91-D	3	655--660	March	2008
論文誌	Y. Ogasahara, M. Hashimoto, T. Onoye	Measurement and Analysis of Inductive Coupling Noise in 90nm Global Interconnects	IEEE Journal of Solid-State Circuits	43	3	718--728	March	2008
論文誌	M. Hashimoto, J. Yamaguchi, H. Onodera	Timing Analysis Considering Spatial Power/Ground Level Variation	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E90-A	12	2661-2668	December	2007
論文誌	Y. Ogasahara, T. Enami, M. Hashimoto, T. Sato, T. Onoye	Validation of a Full-Chip Simulation Model for Supply Noise and Delay Dependence on Average Voltage Drop with On-chip Delay Measurement	IEEE Trans. on CAS-II	54	10	868--872	October	2007
論文誌	A. Tsuchiya, M. Hashimoto, H. Onodera	Optimal Termination of On-Chip Transmission-Lines for High-Speed Signaling	IEICE Trans. on Electronics	E90-C	6	1267-1273	June	2007
論文誌	Y. Ogasahara, M. Hashimoto, T. Onoye	Quantitative Prediction of On-Chip Capacitive and Inductive Crosstalk Noise and Tradeoff Between Wire Cross-Sectional Area and Inductive Crosstalk Effect	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E90-A	4	724--731	April	2007
論文誌	H. Kobayashi, N. Ono, T. Sato, J. Iwai, H. Nakashima, T. Okumura, M. Hashimoto	Proposal of metrics for SSTA accuracy evaluation	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E90-A	4	808--814	April	2007
論文誌	A. Tsuchiya, M. Hashimoto, H. Onodera	Interconnect RL Extraction Based on Transfer Characteristics of Transmission-Line	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E89-A	12	3585-3593	December	2006
論文誌	T. Kanamoto, T. Ikeda, A. Tsuchiya, H. Onodera, M. Hashimoto	Si-substrate Modeling toward Substrate-aware Interconnect Resistance and Inductance Extraction in SoC Design	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E89-A	12	3560-3568	December	2006
論文誌	T. Sato, J. Ichimiya, N. Ono, M. Hashimoto	On-chip thermal gradient analysis considering interdependence between leakage power and temperature	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E89-A	12	3491-3499	December	2006
論文誌	M. Hashimoto, T. Yamamoto, H. Onodera	Statistical Analysis of Clock Skew Variation in H-tree Structure	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E88-A	12	pp.3375-3381	December	2005
論文誌	A. Muramatsu, M. Hashimoto, H. Onodera	Effects of On-chip Inductance on Power Distribution Grid	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E88-A	12	3564-3572	December	2005
論文誌	T. Sato, M. Hashimoto, H. Onodera	Successive pad assignment for minimizing supply voltage drop	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E88-A,	12	3429-3436	December	2005
論文誌	T. Sato, J. Ichimiya, N. Ono, K. Hachiya, M. Hashimoto	On-chip thermal gradient analysis and temperature flattening for SoC design	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E88-A	12	3382-3389	December	2005
論文誌	A. Tsuchiya, M. Hashimoto, H. Onodera	Performance Limitation of On-chip Global Interconnects for High-Speed Signaling	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E88-A	4	885-891	April	2005
論文誌	T. Miyazaki, M. Hashimoto, H. Onodera	A Performance Prediction of Clock Generation PLLs: A Ring Oscillator Based PLL and An LC Oscillator Based PLL	IEICE Trans. on Electronics	E88-C	3	437-444	March	2005
論文誌	M. Hashimoto, H. Onodera	Crosstalk Noise Optimization by Post-Layout Transistor Sizing	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E87-A	12	3251-3257	December	2004
論文誌	M. Hashimoto, Y. Yamada, H. Onodera	Equivalent Waveform Propagation for Static Timing Analysis	IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems	23	4	498-508	April	2004
論文誌	M. Hashimoto, M. Takahashi, H. Onodera	Crosstalk Noise Estimation for Generic RC Trees	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E86-A	12	2965-2973	December	2003
論文誌	A. Tsuchiya, M. Hashimoto, H. Onodera	Representative Frequency for Interconnect R(f)L(f)C Extraction	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E86-A	12	2942-2951	December	2003
論文誌	M. Hashimoto, Y. Hayashi, H. Onodera	Experimental Study on Cell-Base High-Performance Datapath Design	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E86-A	12	3204-3207	December	2003
論文誌	M. Hashimoto, H. Onodera	Increase in Delay Uncertainty by Performance Optimization	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E85-A	12	2799-2802	December	2002
論文誌	土谷亮, 橋本昌宜, 小野寺秀俊	VLSI 配線の伝送線路特性を考慮した駆動力決定手法	情報処理学会論文誌	43	5	1338--1347	May	2002
論文誌	M. Hashimoto, H. Onodera	Post-Layout Transistor Sizing for Power Reduction in Cell-Base Design	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E84-A	11	2769-2777	November	2001
論文誌	M. Hashimoto, H. Onodera	A Performance Optimization Method by Gate Resizing Based on Statistical Static Timing Analysis	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E83-A	12	2558-2568	December	2000
論文誌	橋本昌宜, 小野寺秀俊, 田丸啓吉	グリッチの削減を考慮したゲート寸法最適化による消費電力削減手法	情報処理学会論文誌	40	4	1707-1716	April	1999
論文誌	M. Hashimoto, H. Onodera, K. Tamaru	A Power and Delay Optimization Method using Input Reordering in Cell-Based CMOS Circuits	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E82-A	1	159-166	January	1999
国際会議	M. Ueno, M. Hashimoto, T. Onoye	Real-time Supply Voltage Sensor for Detecting/Debugging Electrical Timing Failures	Proceedings of Reconfigurable Architectures Workshop (RAW)					(to appear)
国際会議	T. Shinada, M. Hashimoto, T. Onoye	Proximity Distance Estimation Based on Capacitive Coupling Between 1mm^3 Sensor Nodes	Proceedings of International NEWCAS Conference					(to appear)
国際会議	D. Alnajjar, Y. Mitsuyama, M. Hashimoto, T. Onoye	Static Voltage Over-scaling and Dynamic Voltage Variation Tolerance with Replica Circuits and Time Redundancy in Reconfigurable Devices	Proceedings of International Conference on ReConFigurable Computing and FPGAs (ReConFig)				December	2012
国際会議	I. Homjakovs, M. Hashimoto, T. Hirose, T. Onoye	Signal-Dependent Analog-to-Digital Converter Based on MINIMAX Sampling	Proceedings of International SoC Design Conference (ISOCC)			120 -- 123	November	2012
国際会議	R. Harada, Y. Mitsuyama, M. Hashimoto, T. Onoye	Impact of NBTI-Induced Pulse-Width Modulation on SET Pulse-Width Measurement	Proceedings of European Conference on Radiation and Its Effects on Components and Systems (RADECS)				September	2012
国際会議	T. Kameda, H. Konoura, D. Alnajjar, Y. Mitsuyama, M. Hashimoto, T. Onoye	A Predictive Delay Fault Avoidance Scheme for Coarse-Grained Reconfigurable Architecture	Proceedings of International Conference on Field Programmable Logic and Applications (FPL)				August	2012
国際会議	R. Harada, Y. Mitsuyama, M. Hashimoto, T. Onoye	SET Pulse-Width Measurement Eliminating Pulse-Width Modulation and Within-die Process Variation Effects	Proceedings of International Reliability Physics Symposium (IRPS)				April	2012
国際会議	S. Kimura, M. Hashimoto, T. Onoye	Body Bias Clustering for Low Test-Cost Post-Silicon Tuning	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)			283--289	February	2012
国際会議	H. Konoura, Y. Mitsuyama, M. Hashimoto, T. Onoye	Implications of reliability enhancement achieved by fault avoidance on dynamically reconfigurable architecture	Proceedings of International Conference on Field Programmable Logic and Applications (FPL)			189--194	September	2011
国際会議	Y. Takai, M. Hashimoto, T. Onoye	Power Gating Implementation for Noise Mitigation with Body-Tied Triple-Well Structure	Proceedings of IEEE Custom Integrated Circuits Conference (CICC)				September	2011
国際会議	T. Kameda, H. Konoura, Y. Mitsuyama, M. Hashimoto, T. Onoye	NBTI Mitigation by Giving Random Scan-in Vectors during Standby Mode	Proceedings of International Workshop on Power And Timing Modeling, Optimization and Simulation (PATMOS)			152--161	September	2011
国際会議	I. Homjakovs, M. Hashimoto, T. Hirose, T. Onoye	Signal-Dependent Analog-to-Digital Conversion based on MINIMAX Sampling	Proceedings of International Midwest Symposium on Circuits and Systems (MWSCAS)				August	2011
国際会議	T. Amaki, M. Hashimoto, T. Onoye	An Oscillator-Based True Random Number Generator with Jitter Amplifier	Proceedings of IEEE International Symposium on Circuits and Systems (ISCAS)			725--728	May	2011
国際会議	R. Harada, Y. Mitsuyama, M. Hashimoto, T. Onoye	Neutron Induced Single Event Multiple Transients With Voltage Scaling and Body Biasing	Proceedings of International Reliability Physics Symposium (IRPS)			253--257	April	2011
国際会議	S. Kimura, M. Hashimoto, T. Onoye	Body Bias Clustering for Low Test-Cost Post-Silicon Tuning	ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU)			46--51	April	2011
国際会議	K. Shinkai, M. Hashimoto, T. Onoye	Extracting Device-Parameter Variations with RO-Based Sensors	ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU)			13--18	March	2011
国際会議	D. Alnajjar, H. Kounoura, Y. Mitsuyama, M. Hashimoto, T. Onoye	MTTF Measurement Under Alpha Particle Radiation in a Coarse-Grained Reconfigurable Architecture with Flexible Reliability	IEEE Workshop on Silicon Errors in Logic - System Effects (SELSE)				March	2011
国際会議	T. Amaki, M. Hashimoto, T. Onoye	Jitter Amplifier for Oscillator-Based True Random Number Generator	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)			81--82	January	2011
国際会議	Y. Takai, M. Hashimoto, T. Onoye	Evaluation of Power Gating Structures Focusing on Power Supply Noise with Measurement and Simulation	Proceedings of IEEE Conference on Electrical Performance of Electronic Packaging and Systems (EPEPS)			213--216	October	2010
国際会議	T. Amaki, M. Hashimoto, Y. Mitsuyama, T. Onoye	A Design Procedure for Oscillator-Based Hardware Random Number Generator with Stochastic Behavior Modeling	Proceedings of International Workshop on Information Security Applications (WISA)			107-121	August	2010
国際会議	H. Fuketa, M. Hashimoto, Y. Mitsuyama, T. Onoye	Alpha-Particle-Induced Soft Errors and Multiple Cell Upsets in 65-nm 10T Subthreshold SRAM	Proceedings of International Reliability Physics Symposium (IRPS)			213--217	May	2010
国際会議	S. Abe, K. Shinkai, M. Hashimoto, T. Onoye	Clock Skew Reduction by Self-Compensating Manufacturing Variability with On-chip Sensors	ACM Great Lake Symposium on VLSI (GLSVLSI)			197--202	May	2010
国際会議	Y. Takai, Y. Ogasahara, M. Hashimoto, T. Onoye	Measurement of On-chip I/O Power Supply Noise and Correlation Verification between Noise Magnitude and Delay Increase due to SSO	Proceedings of IEEE Workshop on Signal Propagation on Interconnects (SPI)			19--20	May	2010
国際会議	D. Kuroda, H. Fuketa, M. Hashimoto, T. Onoye	A 16-bit RISC Processor with 4.18pJ/cycle at 0.5V Operation	Proceedings of IEEE COOL Chips			190	April	2010
国際会議	H. Konoura, Y. Mitsuyama, M. Hashimoto, T. Onoye	Comparative study on delay degrading estimation due to NBTI with circuit/instance/transistor-level stress probability consideration	Proceedings of International Symposium on Quality Electronic Design (ISQED)			646--651	March	2010
国際会議	R. Harada, Y. Mitsuyama, M. Hashimoto, T. Onoye	Measurement Circuits for Acquiring SET Pulse Width Distribution with Sub-FO1-inverter-delay Resolution	Proceedings of International Symposium on Quality Electronic Design (ISQED)			839--844	March	2010
国際会議	S. Abe, K. Shinkai, M. Hashimoto, T. Onoye	Clock Skew Reduction by Self-Compensating Manufacturing Variability with On-chip Sensors	ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU)			89--94	March	2010
国際会議	H. Fuketa, M. Hashimoto, Y. Mitsuyama, T. Onoye	Adaptive Performance Control with Embedded Timing Error Predictive Sensors for Subthreshold Circuits	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)			361 -- 362	January	2010
国際会議	D. Alnajjar, Y. Ko, T. Imagawa, M. Hiromoto, Y. Mitsuyama, M. Hashimoto, H. Ochi, T. Onoye	Soft Error Resilient VLSI Architecture for Signal Processing	Proceedings of IEEE International Symposium on Intelligent Signal Processing and Communication Systems (ISPACS)			183--186	December	2009
国際会議	H. Fuketa, M. Hashimoto, Y. Mitsuyama, T. Onoye	Adaptive Performance Compensation with In-Situ Timing Error Prediction for Subthreshold Circuits	Proceedings of IEEE Custom Integrated Circuits Conference (CICC)			215--218	September	2009
国際会議	K. Hamamoto, M. Hashimoto, Y. Mitsuyama, T. Onoye	Tuning-Friendly Body Bias Clustering for Compensating Random Variability in Subthreshold Circuits	Proceedings of IEEE/ACM International Symposium on Low Power Electronics and Design (ISLPED)			51--56	August	2009
国際会議	D. Alnajjar, Y. Ko, T. Imagawa, H. Konoura, M. Hiromoto, Y. Mitsuyama, M. Hashimoto, H. Ochi, T. Onoye	Coarse-grained Dynamically Reconfigurable Architecture with Flexible Reliability	Proceedings of International Conference on Field Programmable Logic and Applications (FPL)			186--192	August	2009
国際会議	Y. Ko, D. Alnajjar, Y. Mitsuyama, M. Hashimoto, T. Onoye	Coarse-Grained Dynamically Reconfigurable Architecture with Flexible Reliability	Proceedings of Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI)			236--241	March	2009
国際会議	D. Alnajjar, Y. Ko, T. Imagawa, M. Hiromoto, Y. Mitsuyama, M. Hashimoto, H. Ochi, T. Onoye	A Coarse-Grained Dynamically Reconfigurable Architecture Enabling Flexible Reliability	Proceedings of IEEE Workshop on System Effects of Logic Soft Errors (SELSE)				March	2009
国際会議	H. Fuketa, M. Hashimoto, Y. Mitsuyama, T. Onoye	Trade-off Analysis between Timing Error Rate and Power Dissipation for Adaptive Speed Control with Timing Error Prediction	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)			266-271	January	2009
国際会議	Y. Ogasahara, M. Hashimoto, T. Kanamoto, T. Onoye	Measurement of Supply Noise Suppression by Substrate and Deep N-well in 90nm Process	Proceedings of IEEE Asian Solid-State Circuits Conference (A-SSCC)			397--400	November	2008
国際会議	H. Fuketa, M. Hashimoto, Y. Mitsuyama, T. Onoye	Vth Variation Modeling and Its Validation with Ring Oscillation Frequencies for Body-biased Circuits and Subthreshold Circuits	Proceedings of Workshop on Test Structure Design for Variability Characterization				November	2008
国際会議	H. Fuketa, M. Hashimoto, Y. Mitsuyama, T. Onoye	Correlation verification between transistor variability model with body biasing and ring oscillation frequency in 90nm subthreshold circuits	Proceedings of IEEE/ACM International Symposium on Low Power Electronics and Design (ISLPED)			3--8	August	2008
国際会議	K. Hamamoto, H. Fuketa, M. Hashimoto, Y. Mitsuyama, T. Onoye	Experimental Study on Body-Biasing Layout Style -- Negligible Area Overhead Enables Sufficient Speed Controllability --	Proceedings of ACM Great Lake Symposium on VLSI (GLSVLSI)			387--390	May	2008
国際会議	S. Abe, M. Hashimoto, T. Onoye	Clock Skew Evaluation Considering Manufacturing Variability in Mesh-Style Clock Distribution	Proceedings of International Symposium on Quality Electronic Design (ISQED)			520--525	March	2008
国際会議	Y. Ogasahara, M. Hashimoto, T. Onoye	Dynamic Supply Noise Measurement Circuit Composed of Standard Cells Suitable for In-Site SoC Power Integrity Verification	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)			107--108	January	2008
国際会議	K. Hamamoto, H. Fuketa, M. Hashimoto, Y. Mitsuyama, T. Onoye	A study on body-biasing layout style focusing on area efficiency and speed	Proceedings of Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI)			233-237	October	2007
国際会議	Y. Ogasahara, M. Hashimoto, T. Onoye	Dynamic Supply Noise Measurement with All Digital Gated Oscillator for Evaluating Decoupling Capacitance Effect	Proceedings of IEEE Custom Integrated Circuits Conference (CICC)			783--786	September	2007
国際会議	K. Shinkai, M. Hashimoto, T. Onoye	Future Prediction of Self-heating in Short Intra-block Wires	Proceedings of International Symposium on Quality Electronic Design (ISQED)			660-665	March	2007
国際会議	K. Shinkai, M. Hashimoto, A. Kurokawa, T. Onoye	A Gate Delay Model Focusing on Current Fluctuation over Wide-Range of Process and Environmental Variability	Proceedings of ACM/IEEE International Conference on Computer-Aided Design (ICCAD)			47-53	November	2006
国際会議	Y. Ogasahara, M. Hashimoto, T. Onoye	Quantitative Prediction of On-chip Capacitive and Inductive Crosstalk Noise and Discussion on Wire Cross-Sectional Area Toward Inductive Crosstalk Free Interconnects	Proceedings of IEEE International Conference on Computer Design (ICCD)			70-75	October	2006
国際会議	Y. Ogasahara, M. Hashimoto, T. Onoye	Measurement of Inductive Coupling Effect on Timing in 90nm Global Interconnects	Proceedings of IEEE Custom Integrated Circuits Conference (CICC)			721-724	September	2006
国際会議	Y. Ogasahara, T. Enami, M. Hashimoto, T. Sato, T. Onoye	Measurement results of delay degradation due to power supply noise well correlated with full-chip simulation	Proceedings of IEEE Custom Integrated Circuits Conference (CICC),			861-864	September	2006
国際会議	T. Kanamoto, T. Ikeda, A. Tsuchiya, H. Onodera, M. Hashimoto	Si-substrate Modeling toward Substrate-aware Interconnect Resistance and Inductance Extraction in SoC Design	Proceedings of IEEE Wrokshop on Signal Propagation on Interconnects (SPI)			227-230	May	2006
国際会議	K. Shinkai, M. Hashimoto, A. Kurokawa, T. Onoye	A Gate Delay Model Focusing on Current Fluctuation over Wide-Range of Process Variations	ACM/IEEE International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU)			59-64	February	2006
国際会議	A. Tsuchiya, M. Hashimoto, H. Onodera	Interconnect RL Extraction at a Single Representative Frequency	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)			515-520	January	2006
国際会議	T. Kanamoto, T. Ikeda, A. Tsuchiya, H. Onodera, M. Hashimoto	Effective Si-substrate Modeling for Frequency-dependent Interconnect Resistance and Inductance Extraction	Proceedings of International Workshop on Compact Modeling (IWCM)			51-56	January	2006
国際会議	T. Kouno, M. Hashimoto, H. Onodera	Input Capacitance Modeling of Logic Gates for Accurate Static Timing Analysis	Proceedings of IEEE Asian Solid-State Circuits Conference (A-SSCC)			453-456	November	2005
国際会議	M. Hashimoto, A. Tsuchiya, A. Shinmyo, H. Onodera	Performance Prediction of On-chip High-throughput Global Signaling	Proceedings of IEEE 14th Topical Meeting on Electrical Performance of Electronic Packaging (EPEP)			79-82	October	2005
国際会議	S. Uemura, T. Miyazaki, M. Hashimoto, H. Onodera	Estimation of Maximum Oscillation Frequency for CMOS LCVCOs	Proceedings of IEEJ International Analog VLSI Workshop				October	2005
国際会議	Y. Ogasahara, M. Hashimoto, T. Onoye	Measurement and Analysis of Delay Variation due to Inductive Coupling	Proceedings of IEEE Custom Integrated Circuits Conference (CICC)			305-308	September	2005
国際会議	A. Tsuchiya, M. Hashimoto, H. Onodera	Design Guideline for Resistive Termination of On-Chip High-Speed Interconnects	Proceedings of IEEE Custom Integrated Circuits Conference (CICC)			613-616	September	2005
国際会議	A. Tsuchiya, M. Hashimoto, H. Onodera	Substrate Loss of On-chip Transmission-lines with Power/Ground Wires in Lower Layer	Proceedings of IEEE Workshop on Signal Propagation on Interconnects (SPI)			201-202	May	2005
国際会議	A. Tsuchiya, M. Hashimoto, H. Onodera	Effects of Orthogonal Power/Ground Wires on On-chip Interconnect Characteristics	Proceedings of International Meeting for Future of Electron Devices, Kansai			33-34	April	2005
国際会議	A. Muramatsu, M. Hashimoto, H. Onodera	Effects of On-chip Inductance on Power Distribution Grid	Proceedings of International Symposium on Physical Design (ISPD)			63-69	April	2005
国際会議	M. Hashimoto, T. Yamamoto, H. Onodera	Statistical Analysis of Clock Skew Variation in H-tree Structure	Proceedings of International Symposium on Quality Electronic Design (ISQED)			402-407	March	2005
国際会議	T. Sato, M. Hashimoto, H. Onodera	Successive pad assignment algorithm to optimize number and location of power supply pad using incremental matrix inversion	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)			723-728	January	2005
国際会議	M. Hashimoto, J. Yamaguchi, T. Sato, H. Onodera	Timing Analysis Considering Temporal Supply Voltage Fluctuation	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)			1098-1101	January	2005
国際会議	A. Tsuchiya, M. Hashimoto, H. Onodera	Return Path Selection for Loop RL Extraction	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)			1078-1081	January	2005
国際会議	T. Sato, N. Ono, J. Ichimiya, K. Hachiya, M. Hashimoto	On-chip thermal gradient analysis and temperature flattening for SoC design	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)			1074-1077	January	2005
国際会議	A. Shinmyo, M. Hashimoto, H. Onodera	Design and Measurement of 6.4 Gbps 8:1 Multiplexer in 0.18um CMOS Process	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)			D9-D10	January	2005
国際会議	M. Hashimoto, A. Tsuchiya, A. Shinmyo, H. Onodera	Performance Prediction of On-chip Global Signaling	IEEE Electrical Design of Advanced Packaging and Systems (EDAPS)			87-100	November	2004
国際会議	M. Hashimoto, J. Yamaguchi, H. Onodera	Timing Analysis Considering Spatial Power/Ground Level Variation	Proceedings of ACM/IEEE International Conference on Computer-Aided Design (ICCAD)			814-820	November	2004
国際会議	M. Hashimoto, A. Tsuchiya, H. Onodera	On-Chip Global Signaling by Wave Pipelining	IEEE 13th Topical Meeting on Electrical Performance of Electronic Packaging (EPEP)			311-314	October	2004
国際会議	A. Muramatsu, M. Hashimoto, H. Onodera	LSI Power Network Analysis with On-chip Wire Inductance	Proceedings of Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI)			55-60	October	2004
国際会議	T. Sato, M. Hashimoto, H. Onodera	An IR-drop minimization by optimizing number and location of power supply pads	Proceedings of Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI)			66-72	October	2004
国際会議	M. Hashimoto, T. Yamamoto, H. Onodera	Statistical Analysis of Clock Skew Variation	Proceedings of Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI)			214-219	October	2004
国際会議	T. Miyazaki, M. Hashimoto, H. Onodera	A Performance Prediction of Clock Generation PLLs: A Ring Oscillator Based PLL and An LC Oscillator Based PLL	IEEJ International Analog VLSI Workshop			45-50	October	2004
国際会議	A. Tsuchiya, M. Hashimoto, H. Onodera	Performance Limitation of On-chip Global Interconnects for High-speed Signaling	Proceedings of IEEE Custom Integrated Circuits Conference (CICC)			489-492	September	2004
国際会議	A. Shinmyo, M. Hashimoto, H. Onodera	Design and Optimization of CMOS Current Mode Logic Dividers	IEEE Asia-Pacific Conference on Advanced System Integrated Circuits			434-435	August	2004
国際会議	M. Hashimoto, K. Fujimori, H. Onodera	Automatic Generation of Standard Cell Library in VDSM Technologies	Proceedings of International Symposium on Quality Electronic Design (ISQED)			36-41	March	2004
国際会議	A. Tsuchiya, M. Hashimoto, H. Onodera	Representative Frequency for Interconnect R(f)L(f)C Extraction	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)			691-696	January	2004
国際会議	T. Miyazaki, M. Hashimoto, H. Onodera	A Performance Comparison of PLLs for Clock Generation Using Ring Oscillator VCO and LC Oscillator in a Digital CMOS Process	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)			545-546	January	2004
国際会議	M. Hashimoto, Y. Yamada, H. Onodera	Equivalent Waveform Propagation for Static Timing Analysis	Proceedings of ACM/IEEE International Conference on Computer-Aided Design (ICCAD)			169-175	November	2003
国際会議	M. Hashimoto, Y. Yamada, H. Onodera	Capturing Crosstalk-Induced Waveform for Accurate Static Timing Analysis	Proceedings of ACM/IEEE International Symposium on Physical Design (ISPD)			18-23	April	2003
国際会議	Y. Yamada, M. Hashimoto, H. Onodera	Slew Calculation against Diverse Gate-Input Waveforms for Accurate Static Timing Analysis	Proceedings of Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI)			280-287	April	2003
国際会議	A. Tsuchiya, M. Hashimoto, H. Onodera	Frequency Determination for Interconnect RLC Extraction	Proceedings of Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI)			288-293	April	2003
国際会議	M. Hashimoto, K. Fujimori, H. Onodera	Standard Cell Libraries with Various Driving Strength Cells for 0.13, 0.18 and 0.35um Technologies	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)			589-590	January	2003
国際会議	M. Hashimoto, D. Hiramatsu, A. Tsuchiya, H. Onodera	Interconnect Structures for High-Speed Long-Distance Signal Transmission	Proceedings of IEEE International ASIC/SOC Conference			426-430	September	2002
国際会議	M. Hashimoto, Y. Hayashi, H. Onodera	Experimental Study on Cell-Base High-Performance Datapath Design	Proceedings of IEEE/ACM International Workshop on Logic & Synthesis (IWLS)			283-287	June	2002
国際会議	M. Hashimoto, M. Takahashi, H. Onodera	Crosstalk Noise Optimization by Post-Layout Transistor Sizing	Proceedings of ACM/IEEE International Symposium on Physical Design (ISPD)			126-130	April	2002
国際会議	A. Tsuchiya, M. Hashimoto, H. Onodera	Driver Sizing for High-Performance Interconnects Considering Transmission-Line Effects	Proceedings of Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI)			377-381	October	2001
国際会議	M. Takahashi, M. Hashimoto, H. Onodera	Crosstalk Noise Estimation for Generic RC Trees	Proceedings of International Conference on Computer Design (ICCD)			110-116	September	2001
国際会議	H. Onodera, M. Hashimoto, T. Hashimoto	ASIC Design Methodology with On-Demand Library Generation	Proceedings of Symposium on VLSI Circuits			57-60	June	2001
国際会議	M. Hashimoto, H. Onodera	Increase in Delay Uncertainty by Performance Optimization	Proceedings of IEEE International Symposium on Circuits and Systems (ISCAS)	V		379-382	May	2001
国際会議	M. Hashimoto, H. Onodera	Post-Layout Transistor Sizing for Power Reduction in Cell-Based Design	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)			359-365	January	2001
国際会議	M. Hashimoto, H. Onodera	A Statistical Delay-Uncertainty Analysis of the Circuits Path-Balanced by Gate/Transistor Sizing	Proceedings of ACM/IEEE International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU)			34-37	December	2000
国際会議	T. Iwahashi, T. Shibayama, M. Hashimoto, K. Kobayashi, H. Onodera	Vector Quantization Processor for Mobile Video Communication	Proceedings of IEEE International ASIC/SOC Conference			75-79	September	2000
国際会議	M. Hashimoto, H. Onodera	A Performance Optimization Method by Gate Sizing using Statistical Static Timing Analysis	Proceedings of ACM International Symposium on Physical Design (ISPD)			111-116	April	2000
国際会議	M. Hashimoto, H. Onodera	A Performance Optimization Method by Gate Resizing Based on Statistical Static Timing Analysis	Proceedings of the Ninth Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI)			115-121	April	2000
国際会議	M. Hashimoto, H. Onodera, K. Tamaru	Practical Gate Resizing Technique Considering Glitch Reduction for Low Power Design	Proceedings of the 36th IEEE/ACM Design Automation Conference (DAC)			446-451	January	1999
国際会議	M. Hashimoto, H. Onodera, K. Tamaru	A Power Optimization Method Considering Glitch Reduction by Gate Sizing	Proceedings of IEEE/ACM International Symposium on Low Power Electronics and Design (ISLPED)			221-226	August	1998
国際会議	M. Hashimoto, H. Onodera, K. Tamaru	Input Reordering for Power and Delay Optimization	Proceedings of IEEE International ASIC Conference and Exhibit			194-198	September	1997
国内会議(査読付き)	I. Homjakovs, M. Hashimoto, T. Hirose, T. Onoye	Signal-Dependent Analog-to-Digital Conversion based on MINIMAX	電子情報通信学会集積回路研究会		ICD2011-121	105--107	December	2011
国内会議(査読付き)	小笠原泰弘, 橋本昌宜, 尾上孝雄	90nm グローバル配線における誘導性クロストークノイズによる遅延変動の実測	電子情報通信学会集積回路研究会		ICD2006-173		January	2007
国内会議(査読付き)	小笠原泰弘, 榎並孝司, 橋本昌宜, 佐藤高史、尾上孝雄	電源ノイズによる遅延変動の測定とフルチップシミュレーションによる遅延変動の再現	電子情報通信学会集積回路研究会,		ICD2006-174		January	2007
国内会議(査読付き)	Jangsombatsiri Siriporn, 橋本昌宜, 尾上孝雄	シャントコンダクタンスを挿入したオンチップ伝送線路特性評価	第十回シリコンアナログRF研究会				November	2006
国内会議(査読付き)	新開健一, 橋本昌宜, 尾上孝雄	短距離ブロック内配線の自己発熱問題の将来予測	2006年電子情報通信学会ソサイエティ大会講演論文集		A-3-14		September	2006
国内会議(査読付き)	榎並孝司、橋本昌宜、尾上孝雄	主成分分析による電源電圧変動の統計的モデル化手法	情報処理学会DAシンポジウム			205-210	July	2006
国内会議(査読付き)	小林宏行、小野信任、佐藤高史、岩井二郎、橋本昌宜	統計的STA の精度検証手法	情報処理学会DAシンポジウム			7-12	July	2006
国内会議(査読付き)	小笠原泰弘, 橋本昌宜, 尾上孝雄	LSI 配線における容量性, 誘導性クロストークノイズの定量的将来予測	第19回回路とシステム(軽井沢)ワークショップ			5-10	April	2006
国内会議(査読付き)	新開健一, 橋本昌宜, 黒川敦, 尾上孝雄	電流変動に着目した広範囲な製造・環境ばらつき対応ゲート遅延モデル	第19回回路とシステム(軽井沢)ワークショップ			559-564	April	2006
国内会議(査読付き)	小林宏行, 小野信任, 佐藤高史, 岩井二郎, 橋本昌宜	統計的STAの有効性の検証手法	第19回回路とシステム(軽井沢)ワークショップ			553-558	April	2006
国内会議(査読付き)	榎並孝司, 橋本昌宜, 尾上孝雄	電源ノイズ解析のための回路動作部表現法の評価	2006年電子情報通信学会総合大会講演論文集		A-3-15		March	2006
国内会議(査読付き)	上村晋一朗, 土谷亮, 橋本昌宜, 小野寺秀俊	ロードマップに準拠したSPICEトランジスタモデルの構築	2006年電子情報通信学会総合大会講演論文集		A-3-16		March	2006
国内会議(査読付き)	土谷亮, 新名亮規, 橋本昌宜、小野寺秀俊	CMLを用いたオンチップ長距離高速信号伝送技術の開発	第9回システムLSIワークショップ			275-278	November	2005
国内会議(査読付き)	上村晋一朗, 橋本昌宜, 小野寺秀俊	LC共振器におけるMOSFETの抵抗成分を考慮した等価並列抵抗の見積もり	2005年電子情報通信学会ソサイエティ大会講演論文集		C-12-39		September	2005
国内会議(査読付き)	土谷亮, 橋本昌宜, 小野寺秀俊	配線の伝達特性ﾉ基づく抽出周波数決定手法	情報処理学会DAシンポジウム			169-174	August	2005
国内会議(査読付き)	小笠原泰弘, 橋本昌宜, 尾上孝雄	誘導性・容量性クロストークノイズによる遅延変動の測定と評価	電子情報通信学会集積回路研究会		ICD2005-74		August	2005
国内会議(査読付き)	上村晋一朗, 橋本昌宜, 小野寺秀俊	SOIの基板抵抗率がLNAの性能に及ぼす影響の評価	第四回シリコンアナログRF研究会				May	2005
国内会議(査読付き)	土谷亮, 橋本昌宜, 小野寺秀俊	オンチップ高速信号伝送における終端抵抗決定手法	第18回回路とシステム(軽井沢)ワークショップ			425-430	April	2005
国内会議(査読付き)	土谷亮, 橋本昌宜, 小野寺秀俊	オンチップ高速信号伝送用配線の解析的性能評価	電子情報通信学会 VLSI設計技術研究会		VLD2004-145		March	2005
国内会議(査読付き)	土谷亮, 橋本昌宜, 小野寺秀俊	実測と電磁界解析による基板損失の評価	第三回シリコンアナログRF研究会				January	2005
国内会議(査読付き)	上村晋一朗, 橋本昌宜, 小野寺秀俊	LC型VCO最大発振周波数の実験的検討	第三回シリコンアナログRF研究会				January	2005
国内会議(査読付き)	橋本昌宜, 小野寺秀俊	微細LSIにおけるタイミング解析 --電源ノイズ・信号線ノイズ・ばらつきへの対応--	2004年電子情報通信学会ソサイエティ大会講演論文集				September	2004
国内会議(査読付き)	土谷亮, 橋本昌宜, 小野寺秀俊	基板および周辺信号配線が配線特性に及ぼす影響の実測	第二回シリコンアナログRF研究会				August	2004
国内会議(査読付き)	上村晋一朗, 橋本昌宜, 小野寺秀俊	高周波CMOSデバイスモデルを用いたLCVCOの特性見積もりと実測	第二回シリコンアナログRF研究会				August	2004
国内会議(査読付き)	村松篤, 橋本昌宜, 小野寺秀俊	オンチップインダクタンスを考慮したLSI電源配線網解析	情報処理学会DAシンポジウム			277-282	July	2004
国内会議(査読付き)	土谷亮, 橋本昌宜, 小野寺秀俊	配線RL抽出におけるリターンパス選択手法	情報処理学会DAシンポジウム			175-180	July	2004
国内会議(査読付き)	佐藤高史, 市宮淳次, 小野信任, 蜂屋孝太郎, 橋本昌宜	フロアプランにおけるオンチップ熱ばらつきの解析と対策	情報処理学会DAシンポジウム			133-138	July	2004
国内会議(査読付き)	土谷亮, 橋本昌宜, 小野寺秀俊	オンチップ伝送線路のリターン電流分布が信号波形に与える影響 --- 平衡・不平衡伝送の比較 ---	第17回回路とシステム(軽井沢)ワークショップ			567-572	April	2004
国内会議(査読付き)	土谷亮, 橋本昌宜, 小野寺秀俊	オンチップ伝送線路におけるリターン電流評価精度が信号波形に与える影響	第一回シリコンアナログRF研究会				April	2004
国内会議(査読付き)	村松篤, 橋本昌宜, 小野寺秀俊	電源電圧変動に対するオンチップ配線インダクタンスの影響	2004年電子情報通信学会総合大会講演論文集		A-3-22		March	2004
国内会議(査読付き)	山口隼司, 橋本昌宜, 小野寺秀俊	ゲート毎の電源電圧変動を考慮した静的遅延解析法	電子情報通信学会 VLSI設計技術研究会		ICD2003-236/VLD2003-143		March	2004
国内会議(査読付き)	村松篤, 橋本昌宜, 小野寺秀俊	電源配線の等価回路簡略化による電源解析高速化の検討	平成15年度情報処理学会関西支部支部大会 VLSI研究会		C-01	169-172	November	2003
国内会議(査読付き)	土谷亮, 橋本昌宜, 小野寺秀俊	オンチップ高速信号配線における波形歪みの影響	2003年電子情報通信学会ソサイエティ大会講演論文集		A-3-6	56	September	2003
国内会議(査読付き)	宮崎崇仁, 橋本昌宜, 小野寺秀俊	デジタルCMOSプロセスを使用したクロック生成向けPLLの将来性能予測ーLC発振型VCOを用いたPLLの有効性ー	電子情報通信学会集積回路研究会		ICD2003-99	29-34	September	2003
国内会議(査読付き)	土谷亮, 橋本昌宜, 小野寺秀俊	直交配線を持つオンチップ伝送線路の特性評価	情報処理学会DAシンポジウム			133-138	July	2003
国内会議(査読付き)	土谷亮, 橋本昌宜, 小野寺秀俊	配線R(f)L(f)C抽出のための代表周波数決定手法	第16回回路とシステム(軽井沢)ワークショップ			61-66	April	2003
国内会議(査読付き)	土谷亮, 橋本昌宜, 小野寺秀俊	信号配線と下層配線との結合に対する直交配線の影響	2003年電子情報通信学会総合大会講演論文集		A-3-14	81	March	2003
国内会議(査読付き)	宮崎崇仁, 新名亮規, 橋本昌宜, 小野寺秀俊	オンチップオシロ用サンプルホールド回路の広周波数帯域化	2003年電子情報通信学会総合大会講演論文集		C-12-34	103	March	2003
国内会議(査読付き)	村松篤, 橋本昌宜, 小野寺秀俊	オンチップデカップリング容量の最適寄生抵抗値の決定法	2003年電子情報通信学会総合大会講演論文集		A-3-13	80	March	2003
国内会議(査読付き)	山田祐嗣, 橋本昌宜, 小野寺秀俊	静的遅延解析のための等価ゲート入力波形導出法　--VDSMプロセスに起因する波形歪みへの対応--	情報処理学会システムLSI設計技術研究会		2003-SLDM-108-20	111-116	January	2003
国内会議(査読付き)	山田祐嗣, 橋本昌宜, 小野寺秀俊	容量性クロストークを考慮した高精度タイミング解析に関する研究	平成14年度情報処理学会関西支部支部大会 VLSI研究会		C-3	113-114	November	2002
国内会議(査読付き)	林宙輝, 橋本昌宜, 小野寺秀俊	セルベース設計環境を用いた高性能データパス設計法の検討	情報処理学会DAシンポジウム			113-118	July	2002
国内会議(査読付き)	山口隼司, 橋本昌宜, 小野寺秀俊	IRドロップを考慮した電源線構造の最適化手法	情報処理学会DAシンポジウム			253-258	July	2002
国内会議(査読付き)	平松大輔, 土谷亮, 橋本昌宜, 小野寺秀俊	長距離高速信号伝送を可能にするVLSI配線構造の検討	情報処理学会DAシンポジウム			155-160	July	2002
国内会議(査読付き)	山田祐嗣, 橋本昌宜, 小野寺秀俊	ゲート出力波形導出時の誤差要因とその影響の評価	2002年電子情報通信学会総合大会講演論文集		A-3-3	82	March	2002
国内会議(査読付き)	土谷亮, 橋本昌宜, 小野寺秀俊	LSI配線インダクタンスに対する直交配線の影響	2002年電子情報通信学会総合大会講演論文集		A-3-23	102	March	2002
国内会議(査読付き)	藤森一憲, 橋本昌宜, 小野寺秀俊	駆動力可変セルレイアウト生成システムによるスタンダードセルライブラリ開発	電子情報通信学会VLSI設計技術研究会		VLD2001-147/ICD2001-222		March	2002
国内会議(査読付き)	橋本昌宜, 高橋正郎, 小野寺秀俊	ポストレイアウトトランジスタ寸法最適化によるクロストークノイズ削減手法	情報処理学会システムLSI設計技術研究会(デザインガイア)		SLDM103-6	39-44	November	2001
国内会議(査読付き)	土谷亮, 橋本昌宜, 小野寺秀俊	長距離高速配線における RC モデルに基づく回路設計の限界	2001年電子情報通信学会ソサイエティ大会講演論文集		A-3-6	60	September	2001
国内会議(査読付き)	高橋正郎, 橋本昌宜, 小野寺秀俊	波形重ね合せによるクロストーク遅延変動量の見積もり手法	2001年電子情報通信学会ソサイエティ大会講演論文集		A-3-9	63	September	2001
国内会議(査読付き)	橋本昌宜, 高橋正郎, 小野寺秀俊	ポストレイアウトトランジスタ寸法最適化によるクロストークノイズ削減手法	2001年電子情報通信学会ソサイエティ大会講演論文集		A-3-8	62	September	2001
国内会議(査読付き)	高橋正郎, 橋本昌宜, 小野寺秀俊	隣接位置を考慮した解析的クロストークノイズ見積もり手法	情報処理学会DAシンポジウム			19-24	July	2001
国内会議(査読付き)	橋本昌宜, 高橋正郎, 小野寺秀俊	隣接位置を考慮した解析的クロストークノイズモデル ---実回路への適用---	2001年電子情報通信学会総合大会講演論文集		A-3-6	84	March	2001
国内会議(査読付き)	高橋正郎, 橋本昌宜, 小野寺秀俊	隣接位置を考慮した解析的クロストークノイズモデル ---導出と評価 ---	2001年電子情報通信学会総合大会講演論文集		A-3-5	83	March	2001
国内会議(査読付き)	橋本昌宜, 小野寺秀俊	パスバランス回路における遅延不確かさの統計的解析	電子情報通信学会VLSI設計技術研究会(デザインガイア)		VLD2000-72		November	2000
国内会議(査読付き)	橋本昌宜, 小野寺秀俊	パスバランス回路における遅延不確かさの統計的解析	2000年電子情報通信学会基礎・境界ソサイエティ大会講演論文集		A-3-9	76	September	2000
国内会議(査読付き)	橋本昌宜, 小野寺秀俊	セルベース設計における連続的トランジスタ寸法最適化による消費電力削減手法	情報処理学会DAシンポジウム			185-190	July	2000
国内会議(査読付き)	橋本昌宜, 小野寺秀俊	静的統計遅延解析に基づいたゲート寸法最適化による回路性能最適化手法	第13回回路とシステム(軽井沢)ワークショップ			137-142	April	2000
国内会議(査読付き)	橋本昌宜, 小野寺秀俊	静的統計遅延解析を用いた最悪遅延時間計算手法	2000年電子情報通信学会総合大会講演論文集		A-3-13	81	March	2000
国内会議(査読付き)	橋本昌宜, 橋本鉄太郎, 西川亮太, 福田大輔, 黒田慎介, 菅俊介, 神原弘之, 小野寺秀俊	オンデマンドライブラリを用いたシステムLSI詳細設計手法	電子情報通信学会VLSI設計技術研究会		VLD99-112/ICD99-269		March	2000
国内会議(査読付き)	橋本昌宜, 橋本鉄太郎，西川亮太，福田大輔，黒田慎介，菅俊介，神原弘之，小野寺秀俊	オンデマンドライブラリを用いたシステムLSI詳細設計手法	第3回システムLSI琵琶湖ワークショップ			279-281	November	1999
国内会議(査読付き)	橋本昌宜, 小野寺秀俊	スタンダードセルライブラリの駆動能力種類の追加による消費電力削減効果の検討	1999年電子情報通信学会基礎・境界ソサイエティ大会講演論文集		A-3-9	52	September	1999
国内会議(査読付き)	橋本昌宜, 小野寺秀俊, 田丸啓吉	グリッチの削減を考慮したゲート寸法最適化による消費電力削減手法 ---レイアウト設計への適用---	1998年電子情報通信学会基礎・境界ソサイエティ大会講演論文集		A-3-5		September	1998
国内会議(査読付き)	橋本昌宜, 小野寺秀俊, 田丸啓吉	グリッチの削減を考慮したゲート寸法最適化による消費電力削減手法	情報処理学会DAシンポジウム			269-274	July	1998
国内会議(査読付き)	橋本昌宜, 小野寺秀俊, 田丸啓吉	論理シミュレーションを用いた消費電力見積もりの高精度化手法	1998年電子情報通信学会総合大会講演論文集		A-3-5	91	March	1998
国内会議(査読付き)	橋本昌宜, 小野寺秀俊, 田丸啓吉	入力端子接続最適化による遅延時間と消費電力の最適化手法	1997年電子情報通信学会基礎・境界ソサイエティ大会講演論文集		A-3-15	67	September	1997
国内会議(査読付き)	橋本昌宜, 小野寺秀俊, 田丸啓吉	入力端子接続最適化による消費電力削減手法	情報処理学会DAシンポジウム			99-104	July	1997

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