\documentclass{jarticle}
\usepackage{times}
\renewcommand{\baselinestretch}{0.85}
\setlength{\topmargin}{-10mm}
\setlength{\oddsidemargin}{0mm}
\setlength{\evensidemargin}{0mm}
\setlength{\textheight}{23.6cm}
\setlength{\textwidth}{16cm}
\title{\LARGE\bf 研究業績リスト}
\author{所属を入力 \\ 肩書を入力 ~~ 名前を入力}
\begin{document}
\maketitle
\pagestyle{fancy}
\thispagestyle{fancy}
\renewcommand{\headrulewidth}{0.5pt}
\renewcommand{\footrulewidth}{0.5pt}
\renewcommand{\sectionmark}[1]{\markright{#1}}
\fancyhf{}
\fancyhead[CE,CO]{\bf 研究業績リスト}
\fancyhead[RE,LO]{\bf \rightmark}
\fancyfoot[LE,RO]{\thepage}
\section{論文誌}
\label{sec:0}
\renewcommand{\labelenumi}{[\ref{sec:0}-\arabic{enumi}]}
\begin{enumerate}
\item
D. Alnajjar, H. Konoura, Y. Ko, Y. Mitsuyama, M. Hashimoto, and T. Onoye, ``
Implementing Flexible Reliability in a Coarse Grained Reconfigurable
Architecture,'' IEEE Transactions on VLSI Systems, (to appear).
\item
R. Harada, Y. Mitsuyama, M. Hashimoto, and T. Onoye, ``Impact of Nbti-
Induced Pulse-Width Modulation on Set Pulse-Width Measurement,'' IEEE
Transactions on Nuclear Science, (to appear).
\item
K. Shinkai, M. Hashimoto, and T. Onoye, ``A Gate-Delay Model Focusing on
Current Fluctuation Over Wide Range of Process-Voltage-Temperature
Variations,'' Integration, the VLSI Journal, (to appear).
\item
H. Fuketa, R. Harada, M. Hashimoto, and T. Onoye, ``Measurement and Analysis
of Alpha-Particle-Induced Soft Errors and Multiple Cell Upsets in 10t
Subthreshold Sram,'' IEEE Transactions on Device and Materials Reliability,
(to appear).
\item
T.Kameda, H. Konoura, D. Alnajjar, Y. Mitsuyama, M. Hashimoto, and T. Onoye,
``Field Slack Assessment for Predictive Fault Avoidance on Coarse-Grained
Reconfigurable Devices,'' IEICE Trans. on Information and Systems , (to
appear).
\item
Y. Ogasahara, M. Hashimoto, T. Kanamoto, and T. Onoye, ``Supply Noise
Suppression by Triple-Well Structure,'' IEEE Transactions on VLSI Systems,
vol. 21, no. 4, pp. 781--785, April 2013.
\item
D. Alnajjar, Y. Mitsuyama, M. Hashimoto, and T. Onoye, ``Pvt-Induced Timing
Error Detection Through Replica Circuits and Time Redundancy in
Reconfigurable Devices,'' IEICE Electronics Express (ELEX), vol. 10, no. 5,
April 2013.
\item
T. Amaki, M. Hashimoto, and T. Onoye, ``Jitter Amplifier for Oscillator-
Based True Random Number Generator,'' IEICE Trans. on Fundamentals of
Electronics, Communications and Computer Sciences, vol. E96-A, no. 3, pp.
684--696, March 2013.
\item
I. Homjakovs, T. Hirose, Y. Osaki, M. Hashimoto, and T. Onoye, ``A 0.8-V 110
-Na Cmos Current Reference Circuit Using Subthreshold Operation,'' IEICE
Electronics Express (ELEX), vol. 10, no. 4, March 2013.
\item
I. Homjakovs, M. Hashimoto, T. Hirose, and T. Onoye, ``Signal-Dependent
Analog-To-Digital Conversion Based on Minimax Sampling,'' IEICE Trans. on
Fundamentals of Electronics, Communications and Computer Sciences, vol. E96-
A, no. 2, pp. 459--468, February 2013.
\item
T. Enami, T. Sato, and M. Hashimoto, ``Power Distribution Network
Optimization for Timing Improvement with Statistical Noise Model and Timing
Analysis,'' IEICE Trans. on Fundamentals of Electronics, Communications and
Computer Sciences, vol. E95-A, no. 12, pp. 2261--2271, December 2012.
\item
Y. Takai, M. Hashimoto, and T. Onoye, ``Power Gating Implementation for
Supply Noise Mitigation with Body-Tied Triple-Well Structure,'' IEICE Trans.
on Fundamentals of Electronics, Communications and Computer Sciences, vol.
E95-A, no. 12, pp. 2220--2225, December 2012.
\item
S. Kimura, M. Hashimoto, and T. Onoye, ``A Body Bias Clustering Method for
Low Test-Cost Post-Silicon Tuning,'' IEICE Trans. on Fundamentals of
Electronics, Communications and Computer Sciences, vol. E95-A, no. 12, pp.
2292--2300, December 2012.
\item
R. Harada, S. Abe, H. Fuketa, T. Uemura, M. Hashimoto, and Y. Watanabe, ``
Angular Dependency of Neutron Induced Multiple Cell Upsets in 65-Nm 10t
Subthreshold Sram,'' IEEE Transactions on Nuclear Science, vol. 59, no. 6,
pp. 2791--2795, December 2012.
\item
H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, ``Adaptive Performance
Compensation with In-Situ Timing Error Predictive Sensors for Subthreshold
Circuits,'' IEEE Transactions on VLSI Systems, vol. 20, no. 2, pp. 333--343,
February 2012.
\item
H. Konoura, Y. Mitsuyama, M. Hashimoto, and T. Onoye, ``Stress Probability
Computation for Estimating Nbti-Induced Delay Degradation,'' IEICE Trans. on
Fundamentals of Electronics, Communications and Computer Sciences, vol. E94-
A, no. 12, pp. 2545--2553, December 2011.
\item
K. Shinkai, M. Hashimoto, and T. Onoye, ``Extracting Device-Parameter
Variations with Ro-Based Sensors,'' IEICE Trans. on Fundamentals of
Electronics, Communications and Computer Sciences, vol. E94-A, no. 12, pp.
2537--2544, December 2011.
\item
T. Okumura and M. Hashimoto, ``Setup Time, Hold Time and Clock-To-Q Delay
Computation under Dynamic Supply Noise,'' IEICE Trans. on Fundamentals of
Electronics, Communications and Computer Sciences, vol. E94-A, no. 10, pp.
1948--1953, October 2011.
\item
H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, ``Neutron-Induced Soft
Errors and Multiple Cell Upsets in 65-Nm 10t Subthreshold Sram,'' IEEE
Transactions on Nuclear Science, vol. 58, no. 4, pp. 2097--2102, August 2011.
\item
H. Fuketa, D. Kuroda, M. Hashimoto, and T. Onoye, ``An Average-Performance-
Oriented Subthreshold Processor Self-Timed by Memory Read Completion,'' IEEE
Transactions on Circuits and Systems II, vol. 58, no. 5, pp. 299--303, May
2011.
\item
S. Ninomiya and M. Hashimoto, ``Accuracy Enhancement of Grid-Based Ssta by
Coefficient Interpolation,'' IEICE Trans. on Fundamentals of Electronics,
Communications and Computer Sciences, vol. E93-A, no. 12, pp. 2441--2446,
December 2010.
\item
R. Harada, Y. Mitsuyama, M. Hashimoto, and T. Onoye, ``Measurement Circuits
for Acquiring Set Pulse Width Distribution with Sub-Fo1-Inverter-Delay
Resolution,'' IEICE Trans. on Fundamentals of Electronics, Communications
and Computer Sciences, vol. E93-A, no. 12, pp. 2417--2423, December 2010.
\item
T. Okumura, F. Minami, K. Shimazaki, K. Kuwada, and M. Hashimoto, ``Gate
Delay Estimation in Sta under Dynamic Power Supply Noise,'' IEICE Trans. on
Fundamentals of Electronics, Communications and Computer Sciences, vol. E93-
A, no. 12, pp. 2447--2455, December 2010.
\item
T. Enami, K. Shinkai, S. Ninomiya, S. Abe, and M. Hashimoto, ``Statistical
Timing Analysis Considering Clock Jitter and Skew Due to Power Supply Noise
and Process Variation,'' IEICE Trans. on Fundamentals of Electronics,
Communications and Computer Sciences, vol. E93-A, no. 12, pp. 2399--2408 ,
December 2010.
\item
H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, ``Transistor
Variability Modeling and Its Validation with Ring-Oscillation Frequencies
for Body-Biased Subthreshold Circuits,'' IEEE Transactions on VLSI Systems,
vol. 18, no. 7, pp. 1118--1129, July 2010.
\item
密山幸男, 高橋一真, 今井林太郎, 橋本昌宜, 尾上孝雄, 白川功, ``メディア処理向
け再構成可能アーキテクチャでの動画像復号処理の実現,'' 電子情報通信学会論文誌
A, vol. J93-A, no. 6, pp. 397--413, June 2010.
\item
T. Kanamoto, T. Okumura, K. Furukawa, H. Takafuji, A. Kurokawa, K. Hachiya,
T. Sakata, M. Tanaka, H. Nakashima, H. Masuda, T. Sato, and M. Hashimoto, ``
Impact of Self-Heating in Wire Interconnection on Timing,'' IEICE Trans. on
Electronics, vol. E93-C, no. 3, pp. 388--392, March 2010.
\item
K. Shinkai, M. Hashimoto, and T. Onoye, ``Prediction of Self-Heating in
Short Intra-Block Wires,'' IEICE Trans. on Fundamentals of Electronics,
Communications and Computer Sciences, vol. E93-A, no. 3, pp. 583--594, March
2010.
\item
Z. Huang, A. Kurokawa, M. Hashimoto, T. Sato, M. Jiang, and Y. Inoue, ``
Modeling the Overshooting Effect for Cmos Inverter Delay Analysis in
Nanometer Technologies,'' IEEE Transactions on Computer-Aided Design of
Integrated Circuits and Systems , vol. 29, no. 2, pp. 250--260, February
2010.
\item
H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, ``Trade-Off Analysis
between Timing Error Rate and Power Dissipation for Adaptive Speed Control
with Timing Error Prediction,'' IEICE Trans. on Fundamentals of Electronics,
Communications and Computer Sciences, vol. E92-A, no. 12, pp. 3094--3102,
December 2009.
\item
T. Sakata, T. Okumura, A. Kurokawa, H. Nakashima, H. Masuda, T. Sato, M.
Hashimoto, K. Hachiya, K. Furukawa, M. Tanaka, H. Takafuji, and T. Kanamoto,
``An Approach for Reducing Leakage Current Variation Due to Manufacturing
Variability,'' IEICE Trans. on Fundamentals of Electronics, Communications
and Computer Sciences, vol. E92-A, no. 12, pp. 3016--3023, December 2009.
\item
A. Kurokawa, T. Sato, T. Kanamoto, and M. Hashimoto, ``Interconnect Modeling:
a Physical Design Perspective (Invited),'' IEEE Transactions on Electron
Devices, vol. 56, no. 9, pp. 1840--1851, September 2009.
\item
Y. Ogasahara, M. Hashimoto, and T. Onoye, ``All Digital Ring-Oscillator
Based Macro for Sensing Dynamic Supply Noise Waveform,'' IEEE Journal of
Solid-State Circuits, vol. 44, no. 6, pp. 1745--1755, June 2009.
\item
T. Enami, S. Ninomiya, and M. Hashimoto, ``Statistical Timing Analysis
Considering Spatially and Temporally Correlated Dynamic Power Supply Noise,'
' IEEE Transactions on Computer-Aided Design of Integrated Circuits and
Systems , vol. 28, no. 4, p. 541 - 553, April 2009.
\item
T. Okumura, A. Kurokawa, H. Masuda, T. Kanamoto, M. Hashimoto, H. Takafuji,
H. Nakashima, N. Ono, T. Sakata, and T. Sato, ``Improvement in Computational
Accuracy of Output Transition Time Variation Considering Threshold Voltage
Variations,'' IEICE Trans. on Fundamentals of Electronics, Communications
and Computer Sciences, vol. 92-A, no. 4, pp. 990--997, April 2009.
\item
K. Hamamoto, H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, ``An
Experimental Study on Body-Biasing Layout Style Focusing on Area Efficiency
and Speed Controllability,'' IEICE Trans. on Electronics, vol. E92-C, no. 2,
pp. 281--285, February 2009.
\item
T. Kanamoto, Y. Ogasahara, K. Natsume, K. Yamaguchi, H. Amishiro, T.
Watanabe, and M. Hashimoto, ``Impact of Well Edge Proximity Effect on Timing,
'' IEICE Trans. on Fundamentals of Electronics, Communications and Computer
Sciences, vol. E91-A, no. 12, pp. 3461-3464, December 2008.
\item
S. Abe, M. Hashimoto, and T. Onoye, ``Clock Skew Evaluation Considering
Manufacturing Variability in Mesh-Style Clock Distribution,'' IEICE Trans.
on Fundamentals of Electronics, Communications and Computer Sciences, vol.
E91-A, no. 12, pp. 3481-3487, December 2008.
\item
M. Hashimoto, J. Siriporn, A. Tsuchiya, H. Zhu, and C.-K. Cheng, ``
Analytical Eye-Diagram Model for On-Chip Distortionless Transmission Lines
and Its Application to Design Space Exploration,'' IEICE Trans. on
Fundamentals of Electronics, Communications and Computer Sciences, vol. E91-
A, no. 12, pp. 3474-3480, December 2008.
\item
Y. Mitsuyama, K. Takahashi, R. Imai, M. Hashimoto, T. Onoye, and I.
Shirakawa, ``Area-Efficient Reconfigurable Architecture for Media Processing,
'' IEICE Trans. on Fundamentals of Electronics, Communications and Computer
Sciences, vol. E91-A, no. 12, pp. 3651-3662, December 2008.
\item
渡辺 慎吾, 橋本 昌宜, 佐藤寿倫, ``タイミング歩留まり改善を目的とする演算器カ
スケーディング,'' 情報処理学会論文誌コンピューティングシステム, vol. 1, no.
2, pp. 12--21, August 2008.
\item
M. Hashimoto, J. Yamaguchi, T. Sato, and H. Onodera, ``Timing Analysis
Considering Temporal Supply Voltage Fluctuation,'' IEICE Trans. on
Information and Systems , vol. E91-D, no. 3, pp. 655--660, March 2008.
\item
高橋真吾, 築山修治, 橋本昌宜, 白川功, ``液晶ディスプレイ用サンプリング回路に
おけるサンプリングパルスとトランジスタサイズの最適設計手法,'' 電子情報通信学
会論文誌A, vol. J91-A, no. 3, pp. 373-382, March 2008.
\item
Y. Ogasahara, M. Hashimoto, and T. Onoye, ``Measurement and Analysis of
Inductive Coupling Noise in 90nm Global Interconnects,'' IEEE Journal of
Solid-State Circuits, vol. 43, no. 3, pp. 718--728, March 2008.
\item
M. Hashimoto, T. Ijichi, S. Takahashi, S. Tsukiyama, and I. Shirakawa, ``
Transistor Sizing of Lcd Driver Circuit for Technology Migration,'' IEICE
Trans. on Fundamentals of Electronics, Communications and Computer Sciences,
vol. E90-A, no. 12, pp. 2712--2717, December 2007.
\item
M. Hashimoto, J. Yamaguchi, and H. Onodera, ``Timing Analysis Considering
Spatial Power/Ground Level Variation,'' IEICE Trans. on Fundamentals of
Electronics, Communications and Computer Sciences, vol. E90-A, no. 12, pp.
2661-2668, December 2007.
\item
Y. Ogasahara, T. Enami, M. Hashimoto, T. Sato, and T. Onoye, ``Validation of
a Full-Chip Simulation Model for Supply Noise and Delay Dependence on
Average Voltage Drop with On-Chip Delay Measurement,'' IEEE Trans. on CAS-II,
vol. 54, no. 10, pp. 868--872, October 2007.
\item
A. Tsuchiya, M. Hashimoto, and H. Onodera, ``Optimal Termination of On-Chip
Transmission-Lines for High-Speed Signaling,'' IEICE Trans. on Electronics,
vol. E90-C, no. 6, pp. 1267-1273, June 2007.
\item
Y. Ogasahara, M. Hashimoto, and T. Onoye, ``Quantitative Prediction of On-
Chip Capacitive and Inductive Crosstalk Noise and Tradeoff between Wire
Cross-Sectional Area and Inductive Crosstalk Effect,'' IEICE Trans. on
Fundamentals of Electronics, Communications and Computer Sciences, vol. E90-
A, no. 4, pp. 724--731, April 2007.
\item
H. Kobayashi, N. Ono, T. Sato, J. Iwai, H. Nakashima, T. Okumura, and M.
Hashimoto, ``Proposal of Metrics for Ssta Accuracy Evaluation,'' IEICE Trans.
on Fundamentals of Electronics, Communications and Computer Sciences, vol.
E90-A, no. 4, pp. 808--814, April 2007.
\item
S. Takahashi, S. Tsukiyama, M. Hashimoto, and I. Shirakawa, ``A Sampling
Switch Design Procedure for Active Matrix Liquid Crystal Displays,'' IEICE
Trans. on Fundamentals of Electronics, Communications and Computer Sciences,
vol. E89-A, no. 12, pp. 3538-3545, December 2006.
\item
A. Tsuchiya, M. Hashimoto, and H. Onodera, ``Interconnect Rl Extraction
Based on Transfer Characteristics of Transmission-Line,'' IEICE Trans. on
Fundamentals of Electronics, Communications and Computer Sciences, vol. E89-
A, no. 12, pp. 3585-3593, December 2006.
\item
T. Kanamoto, T. Ikeda, A. Tsuchiya, H. Onodera, and M. Hashimoto, ``Si-
Substrate Modeling Toward Substrate-Aware Interconnect Resistance and
Inductance Extraction in Soc Design,'' IEICE Trans. on Fundamentals of
Electronics, Communications and Computer Sciences, vol. E89-A, no. 12, pp.
3560-3568, December 2006.
\item
T. Sato, J. Ichimiya, N. Ono, and M. Hashimoto, ``On-Chip Thermal Gradient
Analysis Considering Interdependence between Leakage Power and Temperature,'
' IEICE Trans. on Fundamentals of Electronics, Communications and Computer
Sciences, vol. E89-A, no. 12, pp. 3491-3499, December 2006.
\item
T. Kanamoto, S. Akutsu, T. Nakabayashi, T. Ichinomiya, K. Hachiya, A.
Kurokawa, H. Ishikawa, S. Muromoto, H. Kobayashi, and M Hashimoto, ``Impact
of Intrinsic Parasitic Extraction Errors on Timing and Noise Estimation,''
IEICE Trans. on Fundamentals of Electronics, Communications and Computer
Sciences, vol. E89-A, no. 12, pp. 3666-3670, December 2006.
\item
内田 好弘, 谷 貞宏, 橋本 昌宜, 築山修治, 白川 功, ``グラウンド平面・シールド
配線によるシステム・オン・パネルの配線間容量の低減と容量見積もりの容易化,''
情報処理学会論文誌, vol. 47, no. 6, pp. 1665-1673, June 2006.
\item
M. Hashimoto, T. Yamamoto, and H. Onodera, ``Statistical Analysis of Clock
Skew Variation in H-Tree Structure,'' IEICE Trans. on Fundamentals of
Electronics, Communications and Computer Sciences, vol. E88-A, no. 12, pp.
pp.3375-3381, December 2005.
\item
A. Muramatsu, M. Hashimoto, and H. Onodera, ``Effects of On-Chip Inductance
on Power Distribution Grid,'' IEICE Trans. on Fundamentals of Electronics,
Communications and Computer Sciences, vol. E88-A, no. 12, pp. 3564-3572,
December 2005.
\item
T. Sato, M. Hashimoto, and H. Onodera, ``Successive Pad Assignment for
Minimizing Supply Voltage Drop,'' IEICE Trans. on Fundamentals of
Electronics, Communications and Computer Sciences, vol. E88-A,, no. 12, pp.
3429-3436, December 2005.
\item
T. Sato, J. Ichimiya, N. Ono, K. Hachiya, and M. Hashimoto, ``On-Chip
Thermal Gradient Analysis and Temperature Flattening for Soc Design,'' IEICE
Trans. on Fundamentals of Electronics, Communications and Computer Sciences,
vol. E88-A, no. 12, pp. 3382-3389, December 2005.
\item
A. Kurokawa, M. Hashimoto, A. Kasebe, Z.-C. Huang, , Y. Yang, Y. Inoue, R.
Inagaki, and H. Masuda, ``Second-Order Polynomial Expressions for On-Chip
Interconnect Capacitance,'' IEICE Trans. on Fundamentals of Electronics,
Communications and Computer Sciences, vol. E88-A, no. 12, pp. 3453-3462,
December 2005.
\item
内田 好弘, 谷 貞宏, 橋本 昌宜, 築山修治, 白川 功, ``システム液晶のための配線
容量抽出手法,'' 情報処理学会論文誌, vol. 46, no. 6, pp. 1395-1403, June 2005.
\item
A. Tsuchiya, M. Hashimoto, and H. Onodera, ``Performance Limitation of On-
Chip Global Interconnects for High-Speed Signaling,'' IEICE Trans. on
Fundamentals of Electronics, Communications and Computer Sciences, vol. E88-
A, no. 4, pp. 885-891, April 2005.
\item
T. Miyazaki, M. Hashimoto, and H. Onodera, ``A Performance Prediction of
Clock Generation Plls: a Ring Oscillator Based Pll and an Lc Oscillator
Based Pll,'' IEICE Trans. on Electronics, vol. E88-C, no. 3, pp. 437-444,
March 2005.
\item
M. Hashimoto and H. Onodera, ``Crosstalk Noise Optimization by Post-Layout
Transistor Sizing,'' IEICE Trans. on Fundamentals of Electronics,
Communications and Computer Sciences, vol. E87-A, no. 12, pp. 3251-3257,
December 2004.
\item
M. Hashimoto, Y. Yamada, and H. Onodera, ``Equivalent Waveform Propagation
for Static Timing Analysis,'' IEEE Transactions on Computer-Aided Design of
Integrated Circuits and Systems , vol. 23, no. 4, pp. 498-508, April 2004.
\item
M. Hashimoto, M. Takahashi, and H. Onodera, ``Crosstalk Noise Estimation for
Generic Rc Trees,'' IEICE Trans. on Fundamentals of Electronics,
Communications and Computer Sciences, vol. E86-A, no. 12, pp. 2965-2973,
December 2003.
\item
A. Tsuchiya, M. Hashimoto, and H. Onodera, ``Representative Frequency for
Interconnect R(F)L(F)C Extraction,'' IEICE Trans. on Fundamentals of
Electronics, Communications and Computer Sciences, vol. E86-A, no. 12, pp.
2942-2951, December 2003.
\item
M. Hashimoto, Y. Hayashi, and H. Onodera, ``Experimental Study on Cell-Base
High-Performance Datapath Design,'' IEICE Trans. on Fundamentals of
Electronics, Communications and Computer Sciences, vol. E86-A, no. 12, pp.
3204-3207, December 2003.
\item
金本俊幾, 佐藤高史, 黒川敦, 川上善之, 岡宏規, 北浦智靖, 小林宏行, 橋本昌宜,
``遅延計算におけるインダクタンスを考慮すべき配線の統計的選別手法,'' 情報処理
学会論文誌, vol. 44, no. 5, pp. 1301-1310, May 2003.
\item
M. Hashimoto and H. Onodera, ``Increase in Delay Uncertainty by Performance
Optimization,'' IEICE Trans. on Fundamentals of Electronics, Communications
and Computer Sciences, vol. E85-A, no. 12, pp. 2799-2802, December 2002.
\item
土谷 亮, 橋本 昌宜, 小野寺 秀俊, ``VLSI 配線の伝送線路特性を考慮した駆動力決
定手法,'' 情報処理学会論文誌, vol. 43, no. 5, pp. 1338--1347, May 2002.
\item
M. Hashimoto and H. Onodera, ``Post-Layout Transistor Sizing for Power
Reduction in Cell-Base Design,'' IEICE Trans. on Fundamentals of Electronics,
Communications and Computer Sciences, vol. E84-A, no. 11, pp. 2769-2777,
November 2001.
\item
M. Hashimoto and H. Onodera, ``A Performance Optimization Method by Gate
Resizing Based on Statistical Static Timing Analysis,'' IEICE Trans. on
Fundamentals of Electronics, Communications and Computer Sciences, vol. E83-
A, no. 12, pp. 2558-2568, December 2000.
\item
橋本 昌宜, 小野寺 秀俊, 田丸 啓吉, ``グリッチの削減を考慮したゲート寸法最適
化による消費電力削減手法,'' 情報処理学会論文誌, vol. 40, no. 4, pp. 1707-
1716, April 1999.
\item
M. Hashimoto, H. Onodera, and K. Tamaru, ``A Power and Delay Optimization
Method Using Input Reordering in Cell-Based Cmos Circuits,'' IEICE Trans. on
Fundamentals of Electronics, Communications and Computer Sciences, vol. E82-
A, no. 1, pp. 159-166, January 1999.
\end{enumerate}
\section{国際会議}
\label{sec:1}
\renewcommand{\labelenumi}{[\ref{sec:1}-\arabic{enumi}]}
\begin{enumerate}
\item
M. Ueno, M. Hashimoto, and T. Onoye, ``Real-Time Supply Voltage Sensor for
Detecting/Debugging Electrical Timing Failures,'' Proceedings of
Reconfigurable Architectures Workshop (RAW), (to appear).
\item
Y. Higuchi, K. Shinkai, M. Hashimoto, R. Rao, and S. Nassif, ``Extracting
Device-Parameter Variations Using a Single Sensitivity-Configurable Ring
Oscillator,'' Proceedings of IEEE European Test Symposium (ETS), (to
appear).
\item
T. Uemura, T. Kato, H. Matsuyama, and M. Hashimoto, ``Scaling Trend of Sram
and Ff of Soft-Error Rate and Their Contribution to Processor Reliability on
Bulk Cmos Technology,'' IEEE Nuclear and Space Radiation Effects Conference
(NSREC), (to appear).
\item
T. Uemura, T. Kato, H. Matsuyama, and M. Hashimoto, ``Soft-Error in Sram at
Ultra Low Voltage and Impact of Secondary Proton in Terrestrial Environment,
'' IEEE Nuclear and Space Radiation Effects Conference (NSREC), (to
appear).
\item
T. Uemura, T. Kato, H. Matsuyama, and M. Hashimoto, ``Mitigating Multi-Cell-
Upset with Well-Slits in 28nm Multi-Bit-Latch,'' IEEE Nuclear and Space
Radiation Effects Conference (NSREC), (to appear).
\item
T. Shinada, M. Hashimoto, and T. Onoye, ``Proximity Distance Estimation
Based on Capacitive Coupling between 1mm^3 Sensor Nodes,'' Proceedings of
International NEWCAS Conference, (to appear).
\item
M. Hashimoto, ``Robust Subthreshold Circuit Design to Manufacturing and
Environmental Variability (Invited),'' China Semiconductor Technology
International Conference (CSTIC), pp. 1079--1084, March 2013.
\item
D. Alnajjar, Y. Mitsuyama, M. Hashimoto, and T. Onoye, ``Static Voltage Over
-Scaling and Dynamic Voltage Variation Tolerance with Replica Circuits and
Time Redundancy in Reconfigurable Devices,'' Proceedings of International
Conference on ReConFigurable Computing and FPGAs (ReConFig), December
2012.
\item
I. Homjakovs, M. Hashimoto, T. Hirose, and T. Onoye, ``Signal-Dependent
Analog-To-Digital Converter Based on Minimax Sampling,'' Proceedings of
International SoC Design Conference (ISOCC), p. 120 -- 123 , November 2012.
\item
R. Harada, Y. Mitsuyama, M. Hashimoto, and T. Onoye, ``Impact of Nbti-\
Induced Pulse-Width Modulation on Set Pulse-Width Measurement,'' Proceedings
of European Conference on Radiation and Its Effects on Components and
Systems (RADECS), September 2012.
\item
T. Kameda, H. Konoura, D. Alnajjar, Y. Mitsuyama, M. Hashimoto, and T. Onoye,
``A Predictive Delay Fault Avoidance Scheme for Coarse-Grained
Reconfigurable Architecture,'' Proceedings of International Conference on
Field Programmable Logic and Applications (FPL) , August 2012.
\item
R. Harada, S. Abe, H. Fuketa, T. Uemura, M. Hashimoto, and Y. Watanabe, ``
Angular Dependency of Neutron Induced Multiple Cell Upsets in 65-Nm 10t
Subthreshold Sram,'' IEEE Nuclear and Space Radiation Effects Conference
(NSREC), July 2012.
\item
R. Harada, Y. Mitsuyama, M. Hashimoto, and T. Onoye, ``Set Pulse-Width
Measurement Eliminating Pulse-Width Modulation and Within-Die Process
Variation Effects,'' Proceedings of International Reliability Physics
Symposium (IRPS), April 2012.
\item
S. Kimura, M. Hashimoto, and T. Onoye, ``Body Bias Clustering for Low Test-
Cost Post-Silicon Tuning,'' Proceedings of Asia and South Pacific Design
Automation Conference (ASP-DAC), pp. 283--289, February 2012.
\item
H. Konoura, Y. Mitsuyama, M. Hashimoto, and T. Onoye, ``Implications of
Reliability Enhancement Achieved by Fault Avoidance on Dynamically
Reconfigurable Architecture,'' Proceedings of International Conference on
Field Programmable Logic and Applications (FPL) , pp. 189--194, September
2011.
\item
Y. Takai, M. Hashimoto, and T. Onoye, ``Power Gating Implementation for
Noise Mitigation with Body-Tied Triple-Well Structure,'' Proceedings of IEEE
Custom Integrated Circuits Conference (CICC), September 2011.
\item
T. Kameda, H. Konoura, Y. Mitsuyama, M. Hashimoto, and T. Onoye, ``Nbti
Mitigation by Giving Random Scan-In Vectors during Standby Mode,''
Proceedings of International Workshop on Power And Timing Modeling,
Optimization and Simulation (PATMOS), pp. 152--161, September 2011.
\item
M. Hashimoto and H. Fuketa, `` Adaptive Performance Compensation with On-
Chip Variation Monitoring (Invited),'' Proceedings of International Midwest
Symposium on Circuits and Systems (MWSCAS), August 2011.
\item
I. Homjakovs, M. Hashimoto, T. Hirose, and T. Onoye, ``Signal-Dependent
Analog-To-Digital Conversion Based on Minimax Sampling,'' Proceedings of
International Midwest Symposium on Circuits and Systems (MWSCAS), August
2011.
\item
T. Amaki, M. Hashimoto, and T. Onoye, ``An Oscillator-Based True Random
Number Generator with Jitter Amplifier,'' Proceedings of IEEE International
Symposium on Circuits and Systems (ISCAS), pp. 725--728, May 2011.
\item
R. Harada, Y. Mitsuyama, M. Hashimoto, and T. Onoye, ``Neutron Induced
Single Event Multiple Transients with Voltage Scaling and Body Biasing,''
Proceedings of International Reliability Physics Symposium (IRPS), pp. 253
--257, April 2011.
\item
S. Kimura, M. Hashimoto, and T. Onoye, ``Body Bias Clustering for Low Test-
Cost Post-Silicon Tuning,'' ACM International Workshop on Timing Issues in
the Specification and Synthesis of Digital Systems (TAU), pp. 46--51,
April 2011.
\item
K. Shinkai, M. Hashimoto, and T. Onoye, ``Extracting Device-Parameter
Variations with Ro-Based Sensors,'' ACM International Workshop on Timing
Issues in the Specification and Synthesis of Digital Systems (TAU), pp. 13
--18, March 2011.
\item
D. Alnajjar, H. Kounoura, Y. Mitsuyama, M. Hashimoto, and T. Onoye, ``Mttf
Measurement under Alpha Particle Radiation in a Coarse-Grained
Reconfigurable Architecture with Flexible Reliability,'' IEEE Workshop on
Silicon Errors in Logic - System Effects (SELSE), March 2011.
\item
K. Shinkai and M. Hashimoto, ``Device-Parameter Estimation with On-Chip
Variation Sensors Considering Random Variability,'' Proceedings of Asia and
South Pacific Design Automation Conference (ASP-DAC), pp. 683--688,
January 2011.
\item
T. Amaki, M. Hashimoto, and T. Onoye, ``Jitter Amplifier for Oscillator-
Based True Random Number Generator,'' Proceedings of Asia and South Pacific
Design Automation Conference (ASP-DAC), pp. 81--82, January 2011.
\item
M. Hashimoto, ``Run-Time Adaptive Performance Compensation Using On-Chip
Sensors (Invited),'' Proceedings of Asia and South Pacific Design Automation
Conference (ASP-DAC), pp. 285--290, January 2011.
\item
Y. Takai, M. Hashimoto, and T. Onoye, ``Evaluation of Power Gating
Structures Focusing on Power Supply Noise with Measurement and Simulation,''
Proceedings of IEEE Conference on Electrical Performance of Electronic
Packaging and Systems (EPEPS), pp. 213--216, October 2010.
\item
T. Okumura and M. Hashimoto, ``Setup Time, Hold Time and Clock-To-Q Delay
Computation under Dynamic Supply Noise,'' Proceedings of IEEE Custom
Integrated Circuits Conference (CICC), September 2010.
\item
T. Amaki, M. Hashimoto, Y. Mitsuyama, and T. Onoye, ``A Design Procedure for
Oscillator-Based Hardware Random Number Generator with Stochastic Behavior
Modeling,'' Proceedings of International Workshop on Information Security
Applications (WISA), pp. 107-121, August 2010.
\item
H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, ``Alpha-Particle-
Induced Soft Errors and Multiple Cell Upsets in 65-Nm 10t Subthreshold Sram,
'' Proceedings of International Reliability Physics Symposium (IRPS), pp.
213--217, May 2010.
\item
S. Abe, K. Shinkai, M. Hashimoto, and T. Onoye, ``Clock Skew Reduction by
Self-Compensating Manufacturing Variability with On-Chip Sensors,'' ACM
Great Lake Symposium on VLSI (GLSVLSI), pp. 197--202, May 2010.
\item
Y. Takai, Y. Ogasahara, M. Hashimoto, and T. Onoye, ``Measurement of On-Chip
I/O Power Supply Noise and Correlation Verification between Noise Magnitude
and Delay Increase Due to Sso,'' Proceedings of IEEE Workshop on Signal
Propagation on Interconnects (SPI), pp. 19--20, May 2010.
\item
D. Kuroda, H. Fuketa, M. Hashimoto, and T. Onoye, ``A 16-Bit Risc Processor
with 4.18pj/Cycle at 0.5v Operation,'' Proceedings of IEEE COOL Chips, p.
190, April 2010.
\item
H. Konoura, Y. Mitsuyama, M. Hashimoto, and T. Onoye, ``Comparative Study on
Delay Degrading Estimation Due to Nbti with Circuit/Instance/Transistor-
Level Stress Probability Consideration,'' Proceedings of International
Symposium on Quality Electronic Design (ISQED), pp. 646--651, March 2010.
\item
R. Harada, Y. Mitsuyama, M. Hashimoto, and T. Onoye, ``Measurement Circuits
for Acquiring Set Pulse Width Distribution with Sub-Fo1-Inverter-Delay
Resolution,'' Proceedings of International Symposium on Quality Electronic
Design (ISQED), pp. 839--844, March 2010.
\item
T. Enami, K. Shinkai, S. Ninomiya, S. Abe, and M. Hashimoto, ``Statistical
Timing Analysis Considering Clock Jitter and Skew Due to Power Supply Noise
and Process Variation,'' ACM International Workshop on Timing Issues in the
Specification and Synthesis of Digital Systems (TAU), pp. 41--46, March
2010.
\item
S. Abe, K. Shinkai, M. Hashimoto, and T. Onoye, ``Clock Skew Reduction by
Self-Compensating Manufacturing Variability with On-Chip Sensors,'' ACM
International Workshop on Timing Issues in the Specification and Synthesis
of Digital Systems (TAU), pp. 89--94, March 2010.
\item
T. Okumura, F. Minami, K. Shimazaki, K. Kuwada, and M. Hashimoto, ``Gate
Delay Estimation in Sta under Dynamic Power Supply Noise,'' Proceedings of
Asia and South Pacific Design Automation Conference (ASP-DAC), p. 775 --
780, January 2010.
\item
H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, ``Adaptive Performance
Control with Embedded Timing Error Predictive Sensors for Subthreshold
Circuits,'' Proceedings of Asia and South Pacific Design Automation
Conference (ASP-DAC), p. 361 -- 362, January 2010.
\item
D. Alnajjar, Y. Ko, T. Imagawa, M. Hiromoto, Y. Mitsuyama, M. Hashimoto, H.
Ochi, and T. Onoye, ``Soft Error Resilient Vlsi Architecture for Signal
Processing,'' Proceedings of IEEE International Symposium on Intelligent
Signal Processing and Communication Systems (ISPACS), pp. 183--186,
December 2009.
\item
S. Ninomiya and M. Hashimoto, `` Enhancement of Grid-Based Spatially-
Correlated Variability Modeling for Improving Ssta Accuracy,'' Proceedings
of IEEE International SOC Conference (SOCC), pp. 337--340, September 2009.
\item
H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, ``Adaptive Performance
Compensation with In-Situ Timing Error Prediction for Subthreshold Circuits,
'' Proceedings of IEEE Custom Integrated Circuits Conference (CICC), pp.
215--218, September 2009.
\item
K. Hamamoto, M. Hashimoto, Y. Mitsuyama, and T. Onoye, ``Tuning-Friendly
Body Bias Clustering for Compensating Random Variability in Subthreshold
Circuits,'' Proceedings of IEEE/ACM International Symposium on Low Power
Electronics and Design (ISLPED), pp. 51--56, August 2009.
\item
D. Alnajjar, Y. Ko, T. Imagawa, H. Konoura, M. Hiromoto, Y. Mitsuyama, M.
Hashimoto, H. Ochi, and T. Onoye, ``Coarse-Grained Dynamically
Reconfigurable Architecture with Flexible Reliability,'' Proceedings of
International Conference on Field Programmable Logic and Applications (FPL),
pp. 186--192, August 2009.
\item
S. Watanabe, M. Hashimoto, and T. Sato, ``A Case for Exploiting Complex
Arithmetic Circuits Towards Performance Yield Enhancement,'' Proceedings of
International Symposium on Quality Electronic Design (ISQED), pp. 401--407,
March 2009.
\item
Y. Ko, D. Alnajjar, Y. Mitsuyama, M. Hashimoto, and T. Onoye, ``Coarse-
Grained Dynamically Reconfigurable Architecture with Flexible Reliability,''
Proceedings of Workshop on Synthesis and System Integration of Mixed
Technologies (SASIMI), pp. 236--241, March 2009.
\item
D. Alnajjar, Y. Ko, T. Imagawa, M. Hiromoto, Y. Mitsuyama, M. Hashimoto, H.
Ochi, and T. Onoye, ``A Coarse-Grained Dynamically Reconfigurable
Architecture Enabling Flexible Reliability,'' Proceedings of IEEE Workshop
on System Effects of Logic Soft Errors (SELSE), March 2009.
\item
K. Shinkai and M. Hashimoto, ``A Gate Delay Model Over Wide-Range of Process
and Environmental Variability,'' ACM/IEEE International Workshop on Timing
Issues in the Specification and Synthesis of Digital Systems (TAU), pp. 79
--84, February 2009.
\item
L. Zhang, Y. Zhang, A. Tsuchiya, M. Hashimoto, E. Kuh, and C-K Cheng, ``High
Performance On-Chip Differential Signaling Using Passive Compensation for
Global Communication,'' Proceedings of Asia and South Pacific Design
Automation Conference (ASP-DAC), pp. 385--390, January 2009.
\item
H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, ``Trade-Off Analysis
between Timing Error Rate and Power Dissipation for Adaptive Speed Control
with Timing Error Prediction,'' Proceedings of Asia and South Pacific Design
Automation Conference (ASP-DAC), pp. 266-271, January 2009.
\item
T. Enami, M. Hashimoto, and T. Sato, ``Decoupling Capacitance Allocation for
Timing with Statistical Noise Model and Timing Analysis,'' Proceedings of
ACM/IEEE International Conference on Computer-Aided Design (ICCAD), pp.
420--425, November 2008.
\item
Y. Ogasahara, M. Hashimoto, T. Kanamoto, and T. Onoye, ``Measurement of
Supply Noise Suppression by Substrate and Deep N-Well in 90nm Process,''
Proceedings of IEEE Asian Solid-State Circuits Conference (A-SSCC), pp.
397--400, November 2008.
\item
H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, ``Vth Variation
Modeling and Its Validation with Ring Oscillation Frequencies for Body-
Biased Circuits and Subthreshold Circuits,'' Proceedings of Workshop on Test
Structure Design for Variability Characterization, November 2008.
\item
Y. Zhang, L. Zhang, A. Tsuchiya, M. Hashimoto, and C.-K. Cheng, ``On-Chip
High Performance Signaling Using Passive Compensation,'' Proceedings of IEEE
International Conference on Computer Design (ICCD), pp. 182-187, October
2008.
\item
H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, ``Correlation
Verification between Transistor Variability Model with Body Biasing and Ring
Oscillation Frequency in 90nm Subthreshold Circuits,'' Proceedings of IEEE/
ACM International Symposium on Low Power Electronics and Design (ISLPED),
pp. 3--8, August 2008.
\item
S. Watanabe, M. Hashimoto, and T. Sato, ``Cascading Dependent Operations for
Mitigating Timing Variability,'' Proceedings. of Workshop on Quality-Aware
Design (W-QUAD), June 2008.
\item
S. Takahashi, S. Tsukiyama, M. Hashimoto, and I. Shirakawa, ``A Design
Method of Finding Optimal Sampling Pulse and Transistor Size in a Sampling
Circuit for Liquid Crystal Displays,'' In Proceedings of International
Technical Conference on Circuits/Systems, Computers and Communications (ITC-
CSCC), June 2008.
\item
K. Hamamoto, H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, ``
Experimental Study on Body-Biasing Layout Style -- Negligible Area Overhead
Enables Sufficient Speed Controllability --,'' Proceedings of ACM Great Lake
Symposium on VLSI (GLSVLSI), pp. 387--390, May 2008.
\item
T. Enami, S. Ninomiya, and M. Hashimoto, ``Statistical Timing Analysis
Considering Spatially and Temporally Correlated Dynamic Power Supply Noise,'
' Proceedings of ACM International Symposium on Physical Design (ISPD), pp.
160-167, April 2008.
\item
S. Abe, M. Hashimoto, and T. Onoye, ``Clock Skew Evaluation Considering
Manufacturing Variability in Mesh-Style Clock Distribution,'' Proceedings of
International Symposium on Quality Electronic Design (ISQED), pp. 520--525,
March 2008.
\item
Y. Ogasahara, M. Hashimoto, and T. Onoye, ``Dynamic Supply Noise Measurement
Circuit Composed of Standard Cells Suitable for In-Site Soc Power Integrity
Verification,'' Proceedings of Asia and South Pacific Design Automation
Conference (ASP-DAC), pp. 107--108, January 2008.
\item
L. Zhang, J. Liu, H. Zhu, C-K Cheng, and M. Hashimoto, ``High Performance
Current-Mode Differential Logic,'' Proceedings of Asia and South Pacific
Design Automation Conference (ASP-DAC), pp. 720--725, January 2008.
\item
K. Hamamoto, H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, ``A Study
on Body-Biasing Layout Style Focusing on Area Efficiency and Speed,''
Proceedings of Workshop on Synthesis and System Integration of Mixed
Technologies (SASIMI), pp. 233-237, October 2007.
\item
T. Kanamoto, Y. Ogasahara, K. Natsume, K. Yamaguchi, H. Amishiro, T.
Watanabe, and M. Hashimoto, ``Impact of Well Edge Proximity Effect on Timing,
'' Proceedings of 37th European Solid-State Device Research Conference
(ESSDERC), pp. 115--118, September 2007.
\item
Y. Ogasahara, M. Hashimoto, and T. Onoye, ``Dynamic Supply Noise Measurement
with All Digital Gated Oscillator for Evaluating Decoupling Capacitance
Effect,'' Proceedings of IEEE Custom Integrated Circuits Conference (CICC),
pp. 783--786, September 2007.
\item
M. Hashimoto, J. Siriporn, A. Tsuchiya, H. Zhu, and Chung-Kuan Cheng, ``
Analytical Eye-Diagram Model for On-Chip Distortionless Transmission Lines
and Its Application to Design Space Exploration,'' Proceedings of IEEE
Custom Integrated Circuits Conference (CICC), pp. 869--872, September 2007.
\item
K. Shinkai, M. Hashimoto, and T. Onoye, ``Future Prediction of Self-Heating
in Short Intra-Block Wires,'' In Proceedings of International Symposium on
Quality Electronic Design (ISQED), pp. 660-665, March 2007.
\item
K. Shinkai, M. Hashimoto, A. Kurokawa, and T. Onoye, ``A Gate Delay Model
Focusing on Current Fluctuation Over Wide-Range of Process and Environmental
Variability,'' In Proceedings of ACM/IEEE International Conference on
Computer-Aided Design (ICCAD), pp. 47-53, November 2006.
\item
Y. Ogasahara, M. Hashimoto, and T. Onoye, ``Quantitative Prediction of On-
Chip Capacitive and Inductive Crosstalk Noise and Discussion on Wire Cross-
Sectional Area Toward Inductive Crosstalk Free Interconnects,'' In
Proceedings of IEEE International Conference on Computer Design (ICCD), pp.
70-75, October 2006.
\item
Y. Ogasahara, M. Hashimoto, and T. Onoye, ``Measurement of Inductive
Coupling Effect on Timing in 90nm Global Interconnects,'' In Proceedings of
IEEE Custom Integrated Circuits Conference (CICC), pp. 721-724, September
2006.
\item
Y. Ogasahara, T. Enami, M. Hashimoto, T. Sato, and T. Onoye, ``Measurement
Results of Delay Degradation Due to Power Supply Noise Well Correlated with
Full-Chip Simulation,'' In Proceedings of IEEE Custom Integrated Circuits
Conference (CICC),, pp. 861-864, September 2006.
\item
T. Ijichi, M. Hashimoto, S. Takahashi, S. Tsukiyama, and I. Shirakawa, ``
Transistor Sizing of Lcd Driver Circuit for Technology Migration,'' In
Proceedings of International Technical Conference on Circuits/Systems,
Computers and Communications (ITC-CSCC), vol. 1, p. I25-I28, July 2006.
\item
T. Kanamoto, T. Ikeda, A. Tsuchiya, H. Onodera, and M. Hashimoto, ``Si-
Substrate Modeling Toward Substrate-Aware Interconnect Resistance and
Inductance Extraction in Soc Design,'' In Proceedings of IEEE Wrokshop on
Signal Propagation on Interconnects (SPI), pp. 227-230, May 2006.
\item
K. Shinkai, M. Hashimoto, A. Kurokawa, and T. Onoye, ``A Gate Delay Model
Focusing on Current Fluctuation Over Wide-Range of Process Variations,'' In
ACM/IEEE International Workshop on Timing Issues in the Specification and
Synthesis of Digital Systems (TAU), pp. 59-64, February 2006.
\item
A. Tsuchiya, M. Hashimoto, and H. Onodera, ``Interconnect Rl Extraction at a
Single Representative Frequency,'' In Proceedings of Asia and South Pacific
Design Automation Conference (ASP-DAC), pp. 515-520, January 2006.
\item
T. Kanamoto, T. Ikeda, A. Tsuchiya, H. Onodera, and M. Hashimoto, ``
Effective Si-Substrate Modeling for Frequency-Dependent Interconnect
Resistance and Inductance Extraction,'' In Proceedings of International
Workshop on Compact Modeling (IWCM), pp. 51-56, January 2006.
\item
S. Takahashi, A. Taji, S. Tsukiyama, M. Hashimoto, and I. Shirakawa, ``A
Sampling Switch Design for Liquid Crystal Displays,'' In Proceedings of IEEE
International Region 10 Conference, no. 1C-03.3, November 2005.
\item
T. Kouno, M. Hashimoto, and H. Onodera, ``Input Capacitance Modeling of
Logic Gates for Accurate Static Timing Analysis,'' In Proceedings of IEEE
Asian Solid-State Circuits Conference (A-SSCC), pp. 453-456, November 2005.
\item
M. Hashimoto, A. Tsuchiya, A. Shinmyo, and H. Onodera, ``Performance
Prediction of On-Chip High-Throughput Global Signaling,'' In Proceedings of
IEEE 14th Topical Meeting on Electrical Performance of Electronic Packaging
(EPEP), pp. 79-82, October 2005.
\item
S. Uemura, T. Miyazaki, M. Hashimoto, and H. Onodera, ``Estimation of
Maximum Oscillation Frequency for Cmos Lcvcos,'' In Proceedings of IEEJ
International Analog VLSI Workshop, October 2005.
\item
Y. Ogasahara, M. Hashimoto, and T. Onoye, ``Measurement and Analysis of
Delay Variation Due to Inductive Coupling,'' In Proceedings of IEEE Custom
Integrated Circuits Conference (CICC), pp. 305-308, September 2005.
\item
A. Tsuchiya, M. Hashimoto, and H. Onodera, ``Design Guideline for Resistive
Termination of On-Chip High-Speed Interconnects,'' In Proceedings of IEEE
Custom Integrated Circuits Conference (CICC), pp. 613-616, September 2005.
\item
S. Takahashi, A. Taji, S. Tsukiyama, M. Hashimoto, and I. Shirakawa, ``A
Design Scheme for Sampling Switch in Active Matrix Lcd,'' In Proceedings of
European Conference on Circuit Theory and Design, no. 3e-212, August 2005.
\item
A. Tsuchiya, M. Hashimoto, and H. Onodera, ``Substrate Loss of On-Chip
Transmission-Lines with Power/Ground Wires in Lower Layer,'' In Proceedings
of IEEE Workshop on Signal Propagation on Interconnects (SPI), pp. 201-202,
May 2005.
\item
Y. Uchida, S. Tani, M. Hashimoto, S. Tsukiyama, and I. Shirakawa, ``
Interconnect Capacitance Extraction for System Lcd Circuits,'' In
Proceedings of Great Lakes Symposium on VLSI (GLSVLSI), pp. 160-163, April
2005.
\item
A. Tsuchiya, M. Hashimoto, and H. Onodera, ``Effects of Orthogonal Power/
Ground Wires on On-Chip Interconnect Characteristics,'' In Proceedings of
International Meeting for Future of Electron Devices, Kansai, pp. 33-34,
April 2005.
\item
A. Muramatsu, M. Hashimoto, and H. Onodera, ``Effects of On-Chip Inductance
on Power Distribution Grid,'' In Proceedings of International Symposium on
Physical Design (ISPD), pp. 63-69, April 2005.
\item
M. Hashimoto, T. Yamamoto, and H. Onodera, ``Statistical Analysis of Clock
Skew Variation in H-Tree Structure,'' In Proceedings of International
Symposium on Quality Electronic Design (ISQED), pp. 402-407, March 2005.
\item
T. Sato, M. Hashimoto, and H. Onodera, ``Successive Pad Assignment Algorithm
to Optimize Number and Location of Power Supply Pad Using Incremental Matrix
Inversion,'' In Proceedings of Asia and South Pacific Design Automation
Conference (ASP-DAC), pp. 723-728, January 2005.
\item
M. Hashimoto, J. Yamaguchi, T. Sato, and H. Onodera, ``Timing Analysis
Considering Temporal Supply Voltage Fluctuation,'' In Proceedings of Asia
and South Pacific Design Automation Conference (ASP-DAC), pp. 1098-1101,
January 2005.
\item
A. Tsuchiya, M. Hashimoto, and H. Onodera, ``Return Path Selection for Loop
Rl Extraction,'' In Proceedings of Asia and South Pacific Design Automation
Conference (ASP-DAC), pp. 1078-1081, January 2005.
\item
T. Sato, N. Ono, J. Ichimiya, K. Hachiya, and M. Hashimoto, ``On-Chip
Thermal Gradient Analysis and Temperature Flattening for Soc Design,'' In
Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC),
pp. 1074-1077, January 2005.
\item
A. Shinmyo, M. Hashimoto, and H. Onodera, ``Design and Measurement of 6.4
Gbps 8:1 Multiplexer in 0.18um Cmos Process,'' In Proceedings of Asia and
South Pacific Design Automation Conference (ASP-DAC), p. D9-D10, January
2005.
\item
M. Hashimoto, A. Tsuchiya, A. Shinmyo, and H. Onodera, ``Performance
Prediction of On-Chip Global Signaling,'' In IEEE Electrical Design of
Advanced Packaging and Systems (EDAPS) , pp. 87-100, November 2004.
(Invited talk)
\item
M. Hashimoto, J. Yamaguchi, and H. Onodera, ``Timing Analysis Considering
Spatial Power/Ground Level Variation,'' In Proceedings of ACM/IEEE
International Conference on Computer-Aided Design (ICCAD), pp. 814-820,
November 2004.
\item
M. Hashimoto, A. Tsuchiya, and H. Onodera, ``On-Chip Global Signaling by
Wave Pipelining,'' In IEEE 13th Topical Meeting on Electrical Performance of
Electronic Packaging (EPEP), pp. 311-314, October 2004.
\item
A. Muramatsu, M. Hashimoto, and H. Onodera, ``Lsi Power Network Analysis
with On-Chip Wire Inductance,'' In Proceedings of Workshop on Synthesis and
System Integration of Mixed Technologies (SASIMI), pp. 55-60, October 2004.
\item
T. Sato, M. Hashimoto, and H. Onodera, ``An Ir-Drop Minimization by
Optimizing Number and Location of Power Supply Pads,'' In Proceedings of
Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI),
pp. 66-72, October 2004.
\item
M. Hashimoto, T. Yamamoto, and H. Onodera, ``Statistical Analysis of Clock
Skew Variation,'' In Proceedings of Workshop on Synthesis and System
Integration of Mixed Technologies (SASIMI), pp. 214-219, October 2004.
\item
T. Miyazaki, M. Hashimoto, and H. Onodera, ``A Performance Prediction of
Clock Generation Plls: a Ring Oscillator Based Pll and an Lc Oscillator
Based Pll,'' In IEEJ International Analog VLSI Workshop, pp. 45-50,
October 2004.
\item
A. Tsuchiya, M. Hashimoto, and H. Onodera, ``Performance Limitation of On-
Chip Global Interconnects for High-Speed Signaling,'' In Proceedings of IEEE
Custom Integrated Circuits Conference (CICC), pp. 489-492, September 2004.
\item
A. Shinmyo, M. Hashimoto, and H. Onodera, ``Design and Optimization of Cmos
Current Mode Logic Dividers,'' In IEEE Asia-Pacific Conference on Advanced
System Integrated Circuits , pp. 434-435, August 2004.
\item
M. Hashimoto, K. Fujimori, and H. Onodera, ``Automatic Generation of
Standard Cell Library in Vdsm Technologies,'' In Proceedings of
International Symposium on Quality Electronic Design (ISQED), pp. 36-41,
March 2004.
\item
A. Tsuchiya, M. Hashimoto, and H. Onodera, ``Representative Frequency for
Interconnect R(F)L(F)C Extraction,'' In Proceedings of Asia and South
Pacific Design Automation Conference (ASP-DAC), pp. 691-696, January 2004.
\item
T. Miyazaki, M. Hashimoto, and H. Onodera, ``A Performance Comparison of
Plls for Clock Generation Using Ring Oscillator Vco and Lc Oscillator in a
Digital Cmos Process,'' In Proceedings of Asia and South Pacific Design
Automation Conference (ASP-DAC), pp. 545-546, January 2004.
\item
M. Hashimoto, Y. Yamada, and H. Onodera, ``Equivalent Waveform Propagation
for Static Timing Analysis,'' In Proceedings of ACM/IEEE International
Conference on Computer-Aided Design (ICCAD), pp. 169-175, November 2003.
\item
M. Hashimoto, Y. Yamada, and H. Onodera, ``Capturing Crosstalk-Induced
Waveform for Accurate Static Timing Analysis,'' In Proceedings of ACM/IEEE
International Symposium on Physical Design (ISPD), pp. 18-23, April 2003.
\item
Y. Yamada, M. Hashimoto, and H. Onodera, ``Slew Calculation Against Diverse
Gate-Input Waveforms for Accurate Static Timing Analysis,'' In Proceedings
of Workshop on Synthesis and System Integration of Mixed Technologies
(SASIMI), pp. 280-287, April 2003.
\item
A. Tsuchiya, M. Hashimoto, and H. Onodera, ``Frequency Determination for
Interconnect Rlc Extraction,'' In Proceedings of Workshop on Synthesis and
System Integration of Mixed Technologies (SASIMI), pp. 288-293, April 2003.
\item
T. Sato, T. Kanamoto, A. Kurokawa, Y. Kawakami, H. Oka, T. Kitaura, H.
Kobayashi, and M. Hashimoto, ``Accurate Prediction of the Impact of On-Chip
Inductance on Interconnect Delay Using Electrical and Physical Parameters,''
In Proceedings of Asia and South Pacific Design Automation Conference (ASP-
DAC), pp. 149-155, January 2003.
\item
M. Hashimoto, K. Fujimori, and H. Onodera, ``Standard Cell Libraries with
Various Driving Strength Cells for 0.13, 0.18 and 0.35um Technologies,'' In
Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC),
pp. 589-590, January 2003.
\item
M. Hashimoto, D. Hiramatsu, A. Tsuchiya, and H. Onodera, ``Interconnect
Structures for High-Speed Long-Distance Signal Transmission,'' In
Proceedings of IEEE International ASIC/SOC Conference, pp. 426-430,
September 2002.
\item
M. Hashimoto, Y. Hayashi, and H. Onodera, ``Experimental Study on Cell-Base
High-Performance Datapath Design,'' In Proceedings of IEEE/ACM International
Workshop on Logic \& Synthesis (IWLS), pp. 283-287, June 2002.
\item
M. Hashimoto, M. Takahashi, and H. Onodera, ``Crosstalk Noise Optimization
by Post-Layout Transistor Sizing,'' In Proceedings of ACM/IEEE International
Symposium on Physical Design (ISPD), pp. 126-130, April 2002.
\item
A. Tsuchiya, M. Hashimoto, and H. Onodera, ``Driver Sizing for High-
Performance Interconnects Considering Transmission-Line Effects,'' In
Proceedings of Workshop on Synthesis and System Integration of Mixed
Technologies (SASIMI), pp. 377-381, October 2001.
\item
M. Takahashi, M. Hashimoto, and H. Onodera, ``Crosstalk Noise Estimation for
Generic Rc Trees,'' In Proceedings of International Conference on Computer
Design (ICCD), pp. 110-116, September 2001.
\item
H. Onodera, M. Hashimoto, and T. Hashimoto, ``Asic Design Methodology with
On-Demand Library Generation,'' In Proceedings of Symposium on VLSI Circuits,
pp. 57-60, June 2001.
\item
M. Hashimoto and H. Onodera, ``Increase in Delay Uncertainty by Performance
Optimization,'' In Proceedings of IEEE International Symposium on Circuits
and Systems (ISCAS), vol. V, pp. 379-382, May 2001.
\item
M. Hashimoto and H. Onodera, ``Post-Layout Transistor Sizing for Power
Reduction in Cell-Based Design,'' In Proceedings of Asia and South Pacific
Design Automation Conference (ASP-DAC), pp. 359-365, January 2001.
\item
M. Hashimoto and H. Onodera, ``A Statistical Delay-Uncertainty Analysis of
the Circuits Path-Balanced by Gate/Transistor Sizing,'' In Proceedings of
ACM/IEEE International Workshop on Timing Issues in the Specification and
Synthesis of Digital Systems (TAU), pp. 34-37, December 2000.
\item
T. Iwahashi, T. Shibayama, M. Hashimoto, K. Kobayashi, and H. Onodera, ``
Vector Quantization Processor for Mobile Video Communication,'' In
Proceedings of IEEE International ASIC/SOC Conference, pp. 75-79,
September 2000.
\item
M. Hashimoto and H. Onodera, ``A Performance Optimization Method by Gate
Sizing Using Statistical Static Timing Analysis,'' In Proceedings of ACM
International Symposium on Physical Design (ISPD), pp. 111-116, April 2000.
\item
M. Hashimoto and H. Onodera, ``A Performance Optimization Method by Gate
Resizing Based on Statistical Static Timing Analysis,'' In Proceedings of
the Ninth Workshop on Synthesis and System Integration of Mixed Technologies
(SASIMI), pp. 115-121, April 2000.
\item
M. Hashimoto, H. Onodera, and K. Tamaru, ``Practical Gate Resizing Technique
Considering Glitch Reduction for Low Power Design,'' In Proceedings of the
36th IEEE/ACM Design Automation Conference (DAC), pp. 446-451, January
1999.
\item
M. Hashimoto, H. Onodera, and K. Tamaru, ``A Power Optimization Method
Considering Glitch Reduction by Gate Sizing,'' In Proceedings of IEEE/ACM
International Symposium on Low Power Electronics and Design (ISLPED), pp.
221-226, August 1998.
\item
M. Hashimoto, H. Onodera, and K. Tamaru, ``Input Reordering for Power and
Delay Optimization,'' In Proceedings of IEEE International ASIC Conference
and Exhibit, pp. 194-198, September 1997.
\end{enumerate}
\section{国内会議(査読付き)}
\label{sec:2}
\renewcommand{\labelenumi}{[\ref{sec:2}-\arabic{enumi}]}
\begin{enumerate}
\item
樋口裕磨, 橋本昌宜, 尾上孝雄, ``オンチップセンサを用いたばらつき自己補償手法
の検討,'' 電子情報通信学会 VLSI設計技術研究会, no. VLD2012-138, pp. 13--17,
March 2013.
\item
天木健彦, 橋本昌宜, 密山幸男, 尾上孝雄, ``確率的動作モデルを用いたオシレータ
ベース真性乱数生成回路のワーストケース設計手法,'' 電子情報通信学会 VLSI設計
技術研究会, no. VLD2012-154, pp. 99--104, March 2013.
\item
信田龍哉, 橋本昌宜, 尾上孝雄, ``センサノード間静電容量結合に基づく距離推定に
向けた電極形状の検討,'' 電子情報通信学会 回路とシステム研究会, no. CAS2012-
119, pp. 131--136, March 2013.
\item
郡浦宏明, 今川隆司, 密山幸男, 橋本昌宜, 尾上孝雄, ``動的再構成機能を用いた故
障回避手法の定量的信頼性評価,'' 電子情報通信学会 リコンフィギャラブルシステ
ム研究会, no. RECONF2012-59, pp. 71--76, November 2012.
\item
原田諒, 密山幸男, 橋本昌宜, 尾上孝雄, ``中性子起因一過性複数パルスの電源電圧
及び基板バイアス依存性測定,'' 電子情報通信学会 VLSI設計技術研究会, no.
VLD2012-100, pp. 237--241, November 2012.
\item
橋本昌宜, ``低電力回路技術,'' センサマイクロマシンとその応用シンポジウムプロ
グラム, October 2012.
\item
上野美保, 橋本昌宜, 尾上孝雄, ``電気的タイミング故障のデバッグ向けオンチップ
リアルタイム電源電圧センサ,'' 2012年電子情報通信学会ソサイエティ大会講演論文
集, no. A-3-6, September 2012.
\item
樋口裕磨, 新開健一, 橋本昌宜, R. Rao, S. Nassif, ``感度可変リングオシレータ
を用いたデバイスパラメータばらつき推定,'' 情報処理学会DAシンポジウム,
August 2012.
\item
小谷 憲, 増田弘生, 成木保文, 奥村隆昌, 城間 誠, 金本俊幾, 古川且洋, 山中俊
輝, 小笠原泰弘, 佐藤高史, 橋本昌宜, 黒川敦, 田中正和, ``微細CMOSタイミング設
計の新しいコーナー削減方法,'' 情報処理学会DAシンポジウム, pp. 193--198,
August 2012.
\item
城間誠, 山中俊輝, 小笠原泰弘, 金本俊幾, 成木保文, 奥村隆昌, 増田弘生, 古川且
洋, 佐藤高史, 橋本昌宜, 黒川敦, 田中正和, ``微細プロセス（22nm世代）における
配線コーナー設計手法の検討,'' 情報処理学会DAシンポジウム, pp. 199--204,
August 2012.
\item
I. Homjakovs, M. Hashimoto, T. Hirose, and T. Onoye, ``Signal-Dependent
Analog-To-Digital Conversion Based on Minimax,'' 電子情報通信学会 集積回路研
究会, no. ICD2011-121, pp. 105--107, December 2011.
\item
天木健彦, 橋本昌宜, 尾上孝雄, ``ゆらぎ増幅回路を用いたオシレータベース物理乱
数生成器,'' 電子情報通信学会 集積回路研究会, no. ICD2011-118, pp. 87--92,
December 2011.
\item
橋本昌宜, ``超低電圧サブスレショルド回路設計,'' 電子情報通信学会 VLSI設計技
術研究会, no. VLD211-82, pp. 173--178, November 2011.
\item
佐方剛, 成木保文, 奥村隆昌, 金本俊幾, 増田弘生, 佐藤高史, 橋本昌宜, 古川且洋,
田中正和, 山中俊輝, ``CMOSドライバ回路遅延のNBTI劣化ばらつき特性解析,'' 情報
処理学会DAシンポジウム, September 2011.
\item
亀田敏広, 郡浦宏明, 密山幸男, 橋本昌宜, 尾上孝雄, ``スキャンパスを用いたNBTI
劣化抑制に関する一検討,'' 情報処理学会DAシンポジウム, pp. 201--206,
September 2011.
\item
郡浦宏明, 密山幸男, 橋本昌宜, 尾上孝雄, ``動的再構成可能アーキテクチャによる
故障回避機構の定量的信頼性評価,'' 電子情報通信学会 リコンフィギャラブルシス
テム研究会, no. RECONF2011-6, pp. 31--36, May 2011.
\item
橋本昌宜, 更田裕司, ``超低電圧サブスレショルド回路設計,'' 2011年電子情報通信
学会総合大会講演論文集, March 2011.
\item
高井康充, 橋本昌宜, 尾上孝雄, ``電源ノイズに注目した電源遮断法の実機評価,''
電子情報通信学会 集積回路研究会, no. ICD2010-109, pp. 75-80, December 2010.
\item
天木健彦, 橋本昌宜, 密山幸男, 尾上孝雄, ``確率的動作モデルを用いたオシレータ
ベース物理乱数生成器の設計手法,'' 情報処理学会システムLSI設計技術研究会,
November 2010.
\item
橋本昌宜, ``国際会議への論文の執筆ガイド 〜 VLSI設計技術分野での一考察 〜,'
' 電子情報通信学会 VLSI設計技術研究会, no. VLD2010-69, p. 91, November 2010.
\item
木村修太, 橋本昌宜, 尾上孝雄, ``製造後性能補償のためのリーク・遅延相関考慮ク
ラスタリング手法,'' 情報処理学会DAシンポジウム, pp. 93--98, September 2010.
\item
榎並孝司, 木村修太, 橋本昌宜, 尾上孝雄, ``自己性能補償に向けたカナリアFF挿入
手法,'' 情報処理学会DAシンポジウム, pp. 227--232, September 2010.
\item
増田弘生, 佐方剛, 佐藤高史, 橋本昌宜, 古川且洋, 田中正和, 山中俊輝, 金本俊幾,
``RTNを考慮した回路特性ばらつき解析方法の検討,'' 情報処理学会DAシンポジウム,
pp. 209--214, September 2010.
\item
原田諒, 密山幸男, 橋本昌宜, 尾上孝雄, ``高時間分解能を実現するSETパルス幅測
定回路の提案,'' 電子情報通信学会 VLSI設計技術研究会, no. VLD2010-55, pp. 77
--82, September 2010.
\item
橋本昌宜, ``製造・環境ばらつきを考慮した統計的静的タイミング解析,'' エレクト
ロニクス実装学会 システムJisso-CAD/CAE研究会公開研究会, June 2010.
\item
原田諒, 更田裕司, 密山幸男, 橋本昌宜, 尾上孝雄, ``α線起因ソフトエラー測定 -
SETパルス幅測定回路の提案および超低電圧SRAMのSEU耐性評価-,'' LSIとシステムの
ワークショップ, pp. 212--214, May 2010.
\item
郡浦宏明, D. Alnajjar, 高永勲, 今川隆司, 廣本正之, 密山幸男, 橋本昌宜, 越智
裕之, 尾上孝雄, ``柔軟な信頼性を実現する粗粒度再構成可能アーキテクチャ,''
LSIとシステムのワークショップ, pp. 191--193, May 2010.
\item
橋本昌宜, 更田裕司, 尾上孝雄, ``製造ばらつきや環境変動を許容するサブスレッショ
ルド回路設計,'' 2010年電子情報通信学会総合大会講演論文集, no. AS-1-4,
March 2010.
\item
黒田 弾, 更田 裕司, 橋本 昌宜, 尾上 孝雄, ``低消費エネルギー動作に適した超低
電圧プロセッサのアーキテクチャ評価,'' 情報処理学会SLDM研究会, vol. 2009-SLDM
-141, no. 19, October 2009.
\item
新開健一, 橋本昌宜, ``広範囲な製造・環境ばらつきに対応したゲート遅延モデル,'
' 情報処理学会DAシンポジウム, pp. 73--78, August 2009.
\item
橋本昌宜, 榎並孝司, 新開健一, 二宮進有, 阿部慎也, ``電源ノイズや製造ばらつき
によるクロックジッタ・スキューを考慮した統計的タイミング解析,'' 情報処理学会
DAシンポジウム, pp. 79--84, August 2009.
\item
郡浦宏明, 密山幸男, 橋本昌宜, 尾上孝雄, ``NBTIによる劣化予測におけるトランジ
スタ動作確率算出法の評価,'' 情報処理学会DAシンポジウム, pp. 181--186,
August 2009.
\item
榎並 孝司, 新開 健一, 二宮 進有, 阿部 慎也, 橋本 昌宜, ``製造ばらつき、電源
変動を統一的に取り扱った統計的静的タイミング解析手法,'' LSIとシステムのワー
クショップ, pp. 283--285, May 2009.
\item
佐方 剛, 黒川 敦, 奥村 隆昌, 中島 英斉, 増田 弘生, 佐藤 高史, 橋本 昌宜, 蜂
屋 孝太郎, 古川 且洋, 田中 正和, 高藤 浩資, 金本 俊幾, ``製造ばらつきに起因
するリーク電流変動の低減アプローチ,'' 第22回 回路とシステム(軽井沢)ワークショッ
プ, pp. 444--449, April 2009.
\item
天木 健彦, 橋本 昌宜, 密山 幸男, 尾上 孝雄, ``マルコフモデルによるオシレータ
サンプリング方式真性乱数生成器の乱数品質解析,'' 第22回 回路とシステム(軽井沢)
ワークショップ, pp. 474---479, April 2009.
\item
濱本浩一, 橋本昌宜, 密山幸男, 尾上孝雄, ``レイアウトを考慮した基板バイアスク
ラスタリング手法,'' 電子情報通信学会 VLSI設計技術研究会, no. VLD2008-159,
March 2009.
\item
更田裕司, 橋本昌宜, 密山幸男, 尾上孝雄, ``サブスレッショルド回路における基板
バイアスを考慮したトランジスタのばらつきモデリングとリングオシレータを用いた
検証,'' 電子情報通信学会 VLSI設計技術研究会, no. VLD2008-160, March 2009.
\item
榎並孝司, 橋本昌宜, 佐藤高史, ``電源ノイズ考慮統計的タイミング解析を用いたデ
カップリング容量割当手法,'' 電子情報通信学会 VLSI設計技術研究会, no.
VLD2008-161, March 2009.
\item
高 永勲, Dawood Alnajjar, 密山幸男, 橋本昌宜, 尾上孝雄, ``柔軟な信頼性を実
現する粗粒度再構成可能アーキテクチャの検討,'' 電子情報通信学会ディペンダブル
コンピューティング研究会, no. DC2008-41, November 2008.
\item
更田裕司, 橋本昌宜, 密山幸男, 尾上孝雄, ``タイミングエラー予告を用いた適応的
速度制御におけるタイミングエラー頻度と消費電力のトレードオフ解析,'' 情報処理
学会DAシンポジウム, pp. 217--222, August 2008.
\item
濱本浩一, 更田裕司, 橋本昌宜, 密山幸男, 尾上孝雄, ``基板バイアス印加レイアウ
ト方式の面積効率と速度制御性の評価 ,'' 電子情報通信学会 VLSI設計技術研究会,
no. VLD2008-14, June 2008.
\item
渡辺 慎吾, 橋本 昌宜, 佐藤寿倫, ``タイミング歩留まり改善を目的とする演算器カ
スケーディング,'' 先進的計算基盤システムシンポジウム(Symposium on Advanced
Computing Systems and Infrastructures; SACSIS), pp. 115--122, June 2008.
\item
奥村 隆昌, 黒川 敦, 増田 弘生, 金本 俊幾, 佐藤 高史, 橋本 昌宜, 高藤 浩資,
中島 英斉, 小野 信任, ``Vth ばらつきに拠る出力遷移時間ばらつきの解析,'' 第21
回 回路とシステム(軽井沢)ワークショップ, pp. 299--304, April 2008.
\item
増田 弘生, 大川 眞一, 黄田 剛, 奥村 隆昌, 黒川 敦, 金本 俊幾, 佐藤 高史, 橋
本 昌宜, 高藤 浩資, 中島 英斉, 小野 信任, ``チップ内システマティックばらつき
と回路スキュー特性相関,'' 第21回 回路とシステム(軽井沢)ワークショップ, pp.
617--622, April 2008.
\item
鉢田卓也, 松中栄貴, 白川 功, 築山修治, 橋本昌宜, ``nMOSダイナミック論理を用
いた液晶駆動回路の設計手法,'' 電子情報通信学会 VLSI設計技術研究会, no.
VLD2007-148, March 2008.
\item
小笠原泰弘, 橋本昌宜, 尾上孝雄, ``バス配線における誘導性クロストークノイズに
よる遅延変動の実測とノイズ重ね合わせ効果の検証,'' 電子情報通信学会 集積回路
研究会, no. ICD2007-176, March 2008.
\item
渡辺慎吾, 橋本昌宜, 佐藤寿倫, ``性能歩留まり改善を目的とする演算器カスケーディ
ングの提案,'' 第14回「ハイパフォーマンスコンピューティングとアーキテクチャの
評価」に関する北海道ワークショップ（HOKKE-2008）, no. 2007-ARC-177 , pp. 43
--48, March 2008.
\item
大津 誠, 高橋真吾, 築山修治, 橋本昌宜, 白川功, ``nMOSレベルシフタ回路の性能
比較手法について,'' 情報処理学会システムLSI設計技術研究会, no. 2008-SLDM-
134, pp. 121--126, March 2008.
\item
小笠原泰弘, 橋本昌宜, 尾上孝雄, ``スタンダードセルで構成された電源ノイズ波形
測定回路の提案,'' 電子情報通信学会 集積回路研究会, no. CPM2007-131, ICD2007
-142, pp. 17--22, January 2008.
\item
橋本 昌宜, ``オンチップノイズ観測,'' 第11回システムLSIワークショップ, pp.
149--157, November 2007.
\item
二宮進有, 橋本昌宜, ``SSTAにおける空間的相関を持つ製造ばらつきのグリッドベー
スモデル化法の検討,'' 電子情報通信学会VLSI設計技術研究会, no. VLD2007-91,
DC2007-45, pp. 13--17, November 2007.
\item
橋本 昌宜, ``製造・環境ばらつきを考慮したタイミング検証技術,'' 電子情報通信
学会 VLSI設計技術研究会, no. VLD2007-65, pp. 21--24, October 2007.
\item
榎並孝司, 橋本昌宜, ``統計的電源ノイズモデル化に適した適応的領域分割法,''
2007年電子情報通信学会ソサイエティ大会講演論文集, no. A-3-10, September
2007.
\item
阿部慎也, 橋本昌宜, 尾上孝雄, ``製造ばらつきを考慮したメッシュ型クロック分配
網のスキュー評価,'' 情報処理学会DAシンポジウム, pp. 133-138, August 2007.
\item
新開 健一, 橋本 昌宜, 尾上孝雄, ``短距離ブロック内配線の自己発熱,'' 第20回
回路とシステム(軽井沢)ワークショップ, pp. 7--12, April 2007.
\item
橋本 昌宜, ``製造・環境ばらつきと動的性能補償を考慮したタイミング検証に向け
て,'' 第20回 回路とシステム(軽井沢)ワークショップ, pp. 661--666, April
2007.
\item
榎並 孝司, 二宮 進有, 橋本 昌宜, ``電源ノイズの空間的相関を考慮した統計的タ
イミング解析,'' 第20回 回路とシステム(軽井沢)ワークショップ, pp. 667--672,
April 2007.
\item
中林 太美世, 黒川 敦, 増田 弘生, 橋本 昌宜, 佐藤 高史, ``45-65nmプロセスにお
ける遅延ばらつき特性の環境温度依存,'' 第20回 回路とシステム(軽井沢)ワークショッ
プ, pp. 691--696, April 2007.
\item
高藤 浩資, 小林 宏行, 小野 信任, 増田 弘生, 中島 英斉, 奥村 隆昌, 橋本 昌宜,
佐藤 高史, ``統計的STAでのスルー依存性を考慮した遅延ばらつき計算手法の提案,'
' 第20回 回路とシステム(軽井沢)ワークショップ, pp. 709--714, April 2007.
\item
二宮 進有, 橋本 昌宜, ``空間的相関を考慮したSSTAにおける領域の分割数と精度,'
' 2007年電子情報通信学会総合大会講演論文集, no. A-3-1, March 2007.
\item
阿部 慎也, 橋本 昌宜, 尾上 孝雄, ``メッシュ型クロック分配網のスキュー評価,''
2007年電子情報通信学会総合大会講演論文集, no. A-3-5, March 2007.
\item
濱本 浩一, 橋本 昌宜, 密山 幸男, 尾上 孝雄, ``低電圧回路向け基板電位制御レイ
アウト方式の面積効率評価,'' 2007年電子情報通信学会総合大会講演論文集, no. A
-3-6, March 2007.
\item
Siriporn Jangsombatsiri, 橋本 昌宜, 土谷 亮, Haikun Zhu, Chun-Kuan Cheng, ``
シャントコンダクタンスを挿入したオンチップ伝送線路のアイパターン評価,'' 2007
年電子情報通信学会総合大会講演論文集, no. A-3-9, March 2007.
\item
更田 裕司, 橋本 昌宜, 密山 幸男, 尾上 孝雄, ``加算器を用いたsubthreshold 回
路の設計指針の検討,'' 2007年電子情報通信学会総合大会講演論文集, no. A-3-17,
March 2007.
\item
高橋 真吾，築山 修治，橋本 昌宜，白川 功, ``液晶ディスプレイ用サンプリング回
路の最適性について,'' 電子情報通信学会 VLSI設計技術研究会, no. VLD2006-144,
March 2007.
\item
小笠原 泰弘, 橋本 昌宜, 尾上 孝雄, ``90nm グローバル配線における誘導性クロス
トークノイズによる遅延変動の実測,'' 電子情報通信学会 集積回路研究会, no.
ICD2006-173, January 2007.
\item
小笠原 泰弘, 榎並 孝司, 橋本 昌宜, 佐藤 高史、尾上 孝雄, ``電源ノイズによる
遅延変動の測定とフルチップシミュレーションによる遅延変動の再現,'' 電子情報
通信学会 集積回路研究会,, no. ICD2006-174, January 2007.
\item
Jangsombatsiri Siriporn, 橋本 昌宜, 尾上 孝雄, ``シャントコンダクタンスを挿
入したオンチップ伝送線路特性評価,'' 第十回シリコンアナログRF研究会,
November 2006.
\item
小笠原 泰弘, 新開 健一, 榎並 孝司, 阿部 慎也, 二宮 進有, 橋本 昌宜, ``ナノメー
トル世代のVLSIタイミング設計技術の研究,'' 第10回システムLSIワークショップ,
pp. 195-198, November 2006.
\item
新開 健一, 橋本 昌宜, 尾上 孝雄, ``短距離ブロック内配線の自己発熱問題の将来
予測,'' 2006年電子情報通信学会ソサイエティ大会講演論文集, no. A-3-14,
September 2006.
\item
榎並孝司、橋本昌宜、尾上孝雄, ``主成分分析による電源電圧変動の統計的モデル化
手法,'' 情報処理学会DAシンポジウム, pp. 205-210, July 2006.
\item
小林宏行、小野信任、佐藤高史、岩井二郎、橋本昌宜, ``統計的STA の精度検証手法,
'' 情報処理学会DAシンポジウム, pp. 7-12, July 2006.
\item
小笠原 泰弘, 橋本 昌宜, 尾上 孝雄, ``LSI 配線における容量性, 誘導性クロストー
クノイズの定量的将来予測,'' 第19回 回路とシステム(軽井沢)ワークショップ,
pp. 5-10, April 2006.
\item
新開 健一, 橋本 昌宜, 黒川 敦, 尾上 孝雄, ``電流変動に着目した広範囲な製造・
環境ばらつき対応ゲート遅延モデル,'' 第19回 回路とシステム(軽井沢)ワークショッ
プ, pp. 559-564, April 2006.
\item
小林 宏行, 小野 信任, 佐藤 高史, 岩井 二郎, 橋本 昌宜, ``統計的STAの有効性の
検証手法,'' 第19回 回路とシステム(軽井沢)ワークショップ, pp. 553-558,
April 2006.
\item
榎並 孝司, 橋本 昌宜, 尾上 孝雄, ``電源ノイズ解析のための回路動作部表現法の
評価,'' 2006年電子情報通信学会総合大会講演論文集, no. A-3-15, March 2006.
\item
上村 晋一朗, 土谷 亮, 橋本 昌宜, 小野寺 秀俊, ``ロードマップに準拠したSPICE
トランジスタモデルの構築,'' 2006年電子情報通信学会総合大会講演論文集, no.
A-3-16, March 2006.
\item
伊地知 孝仁, 橋本 昌宜，高橋 真吾，築山 修治，白川 功, ``画素充電率制約を満
足する液晶ドライバ回路のトランジスタサイズ決定技術,'' 電子情報通信学会 VLSI
設計技術研究会, no. VLD2005-131, March 2006.
\item
土谷 亮, 新名 亮規, 橋本 昌宜、小野寺 秀俊, ``CMLを用いたオンチップ長距離高
速信号伝送技術の開発,'' 第9回システムLSIワークショップ, pp. 275-278,
November 2005.
\item
高橋 真吾，築山 修治，橋本 昌宜，白川 功, ``液晶ディスプレイ用サンプリング回
路の設計手法について,'' 2005年電子情報通信学会ソサイエティ大会講演論文集,
no. A-3-4, September 2005.
\item
上村 晋一朗, 橋本 昌宜, 小野寺 秀俊, ``LC共振器におけるMOSFETの抵抗成分を考
慮した等価並列抵抗の見積もり,'' 2005年電子情報通信学会ソサイエティ大会講演
論文集, no. C-12-39, September 2005.
\item
土谷 亮, 橋本 昌宜, 小野寺 秀俊, ``配線の伝達特性ﾉ基づく抽出周波数決定手法,'
' 情報処理学会DAシンポジウム, pp. 169-174, August 2005.
\item
小笠原 泰弘, 橋本 昌宜, 尾上 孝雄, ``誘導性・容量性クロストークノイズによる
遅延変動の測定と評価,'' 電子情報通信学会 集積回路研究会, no. ICD2005-74,
August 2005.
\item
上村 晋一朗, 橋本 昌宜, 小野寺 秀俊, ``SOIの基板抵抗率がLNAの性能に及ぼす影
響の評価,'' 第四回シリコンアナログRF研究会, May 2005.
\item
土谷 亮, 橋本 昌宜, 小野寺 秀俊, ``オンチップ高速信号伝送における終端抵抗決
定手法,'' 第18回 回路とシステム(軽井沢)ワークショップ, pp. 425-430, April
2005.
\item
高橋真吾，田治 輝，築山修治，橋本昌宜，白川 功, ``液晶ディスプレイ用サンプ
リングスイッチの一設計法,'' エレクトロニクス実装学術講演大会, no. 16B-12,
March 2005.
\item
土谷 亮, 橋本 昌宜, 小野寺 秀俊, ``オンチップ高速信号伝送用配線の解析的性能
評価,'' 電子情報通信学会 VLSI設計技術研究会, no. VLD2004-145, March 2005.
\item
土谷 亮, 橋本 昌宜, 小野寺 秀俊, ``実測と電磁界解析による基板損失の評価,''
第三回シリコンアナログRF研究会, January 2005.
\item
上村 晋一朗, 橋本 昌宜, 小野寺 秀俊, ``LC型VCO最大発振周波数の実験的検討,''
第三回シリコンアナログRF研究会, January 2005.
\item
内田 好弘, 谷 貞宏, 橋本 昌宜, 築山修治, 白川 功, ``システム液晶設計のための
配線容量抽出手法,'' 電子情報通信学会 VLSI設計技術研究会(デザインガイア),
no. VLD2004-64, December 2004.
\item
橋本 昌宜, ``ナノメートル世代のタイミング解析 -- 信号線・電源線ノイズ、ばら
つき、熱への対応 --,'' 第8回システムLSIワークショップ, pp. 191-200,
November 2004.
\item
内田 好弘, 谷 貞宏, 橋本 昌宜, 築山修治, 白川 功, ``システム液晶に適した配線
間容量抽出の検討,'' 2004年電子情報通信学会ソサイエティ大会講演論文集, no.
A-1-16, September 2004.
\item
橋本 昌宜, 小野寺 秀俊, ``微細LSIにおけるタイミング解析 --電源ノイズ・信号線
ノイズ・ばらつきへの対応--,'' 2004年電子情報通信学会ソサイエティ大会講演論
文集, September 2004.
\item
土谷 亮, 橋本 昌宜, 小野寺 秀俊, ``基板および周辺信号配線が配線特性に及ぼす
影響の実測,'' 第二回シリコンアナログRF研究会, August 2004.
\item
上村 晋一朗, 橋本 昌宜, 小野寺 秀俊, ``高周波CMOSデバイスモデルを用いたLCVCO
の特性見積もりと実測,'' 第二回シリコンアナログRF研究会, August 2004.
\item
村松 篤, 橋本 昌宜, 小野寺 秀俊, ``オンチップインダクタンスを考慮したLSI電源
配線網解析,'' 情報処理学会DAシンポジウム, pp. 277-282, July 2004.
\item
土谷 亮, 橋本 昌宜, 小野寺 秀俊, ``配線RL抽出におけるリターンパス選択手法,''
情報処理学会DAシンポジウム, pp. 175-180, July 2004.
\item
佐藤 高史, 市宮 淳次, 小野 信任, 蜂屋 孝太郎, 橋本 昌宜, ``フロアプランにお
けるオンチップ熱ばらつきの解析と対策,'' 情報処理学会DAシンポジウム, pp.
133-138, July 2004.
\item
金本 俊幾, 阿久津滋聖, 中林 太美世, 一宮 敬弘, 蜂屋 孝太郎, 石川 博, 室本 栄,
小林 宏行, 橋本 昌宜, 黒川 敦, ``遅延計算およびシグナルインテグリティを考慮
した配線寄生容量抽出精度評価,'' 情報処理学会DAシンポジウム, pp. 265-270,
July 2004.
\item
土谷 亮, 橋本 昌宜, 小野寺 秀俊, ``オンチップ伝送線路のリターン電流分布が信
号波形に与える影響 --- 平衡・不平衡伝送の比較 ---,'' 第17回 回路とシステム
(軽井沢)ワークショップ, pp. 567-572, April 2004.
\item
土谷 亮, 橋本 昌宜, 小野寺 秀俊, ``オンチップ伝送線路におけるリターン電流評
価精度が信号波形に与える影響,'' 第一回シリコンアナログRF研究会, April
2004.
\item
村松 篤, 橋本 昌宜, 小野寺 秀俊, ``電源電圧変動に対するオンチップ配線インダ
クタンスの影響,'' 2004年電子情報通信学会総合大会講演論文集, no. A-3-22,
March 2004.
\item
山口 隼司, 橋本 昌宜, 小野寺 秀俊, ``ゲート毎の電源電圧変動を考慮した静的遅
延解析法,'' 電子情報通信学会 VLSI設計技術研究会, no. ICD2003-236/VLD2003-
143, March 2004.
\item
村松 篤, 橋本 昌宜, 小野寺 秀俊, ``電源配線の等価回路簡略化による電源解析高
速化の検討,'' 平成15年度情報処理学会関西支部支部大会 VLSI研究会, no. C-01,
pp. 169-172, November 2003.
\item
土谷 亮, 橋本 昌宜, 小野寺 秀俊, ``オンチップ高速信号配線における波形歪みの
影響,'' 2003年電子情報通信学会ソサイエティ大会講演論文集, no. A-3-6, p. 56,
September 2003.
\item
宮崎 崇仁, 橋本 昌宜, 小野寺 秀俊, ``デジタルCMOSプロセスを使用したクロック
生成向けPLLの将来性能予測 ーLC発振型VCOを用いたPLLの有効性ー,'' 電子情報通
信学会集積回路研究会, no. ICD2003-99, pp. 29-34, September 2003.
\item
土谷 亮, 橋本 昌宜, 小野寺 秀俊, ``直交配線を持つオンチップ伝送線路の特性評
価,'' 情報処理学会DAシンポジウム, pp. 133-138, July 2003.
\item
土谷 亮, 橋本 昌宜, 小野寺 秀俊, ``配線R(f)L(f)C抽出のための代表周波数決定手
法,'' 第16回 回路とシステム(軽井沢)ワークショップ, pp. 61-66, April 2003.
\item
橋本 昌宜, ``LSI物理設計におけるSignal Integrity問題,'' 情報処理学会関西支
部VLSIシステム研究会平成14年度第3回研究会, March 2003.
\item
土谷 亮, 橋本 昌宜, 小野寺 秀俊, ``信号配線と下層配線との結合に対する直交配
線の影響,'' 2003年電子情報通信学会総合大会講演論文集, no. A-3-14, p. 81,
March 2003.
\item
宮崎 崇仁, 新名 亮規, 橋本 昌宜, 小野寺 秀俊, ``オンチップオシロ用サンプルホー
ルド回路の広周波数帯域化,'' 2003年電子情報通信学会総合大会講演論文集, no.
C-12-34, p. 103, March 2003.
\item
村松 篤, 橋本 昌宜, 小野寺 秀俊, ``オンチップデカップリング容量の最適寄生抵
抗値の決定法,'' 2003年電子情報通信学会総合大会講演論文集, no. A-3-13, p.
80, March 2003.
\item
山田 祐嗣, 橋本 昌宜, 小野寺 秀俊, ``静的遅延解析のための等価ゲート入力波形
導出法 --VDSMプロセスに起因する波形歪みへの対応--,'' 情報処理学会システム
LSI設計技術研究会, no. 2003-SLDM-108-20, pp. 111-116, January 2003.
\item
山田 祐嗣, 橋本 昌宜, 小野寺 秀俊, ``容量性クロストークを考慮した高精度タイ
ミング解析に関する研究,'' 平成14年度情報処理学会関西支部支部大会 VLSI研究会,
no. C-3, pp. 113-114, November 2002.
\item
橋本 昌宜, ``京大版スタンダードセルライブラリ,'' VDEC LSI デザイナーフォー
ラム 2002, September 2002.
\item
佐藤高史, 金本俊幾, 黒川敦, 川上善之, 岡宏規, 北浦智靖, 池内敦彦, 小林宏行,
橋本昌宜, ``インダクタンスに起因する配線遅延変動の統計的予測手法,'' 2002年
電子情報通信学会ソサイエティ大会講演論文集, no. TA-2-4, pp. 247-248,
September 2002.
\item
林 宙輝, 橋本 昌宜, 小野寺 秀俊, ``セルベース設計環境を用いた高性能データパ
ス設計法の検討,'' 情報処理学会DAシンポジウム, pp. 113-118, July 2002.
\item
金本 俊幾, 佐藤 高史, 黒川 敦, 川上 善之, 岡 宏規, 北浦 智靖, 池内 敦彦, 小
林 宏行, 橋本 昌宜, ``0.1μm級LSIの遅延計算における寄生インダクタンスを考慮
すべき配線の統計的選別手法,'' 情報処理学会DAシンポジウム, pp. 149-154,
July 2002.
\item
山口 隼司, 橋本 昌宜, 小野寺 秀俊, ``IRドロップを考慮した電源線構造の最適化
手法,'' 情報処理学会DAシンポジウム, pp. 253-258, July 2002.
\item
平松 大輔, 土谷 亮, 橋本 昌宜, 小野寺 秀俊, ``長距離高速信号伝送を可能にする
VLSI配線構造の検討,'' 情報処理学会DAシンポジウム, pp. 155-160, July 2002.
\item
佐藤高史, 金本俊幾, 黒川敦, 川上善之, 岡宏規, 北浦智靖, 池内敦彦, 小林宏行,
橋本昌宜, ``インダクタンスが配線遅延に及ぼす影響の定量的評価方法,'' 第15回
回路とシステム(軽井沢)ワークショップ, pp. 493-498, April 2002.
\item
山田 祐嗣, 橋本 昌宜, 小野寺 秀俊, ``ゲート出力波形導出時の誤差要因とその影
響の評価,'' 2002年電子情報通信学会総合大会講演論文集, no. A-3-3, p. 82,
March 2002.
\item
土谷 亮, 橋本 昌宜, 小野寺 秀俊, ``LSI配線インダクタンスに対する直交配線の影
響,'' 2002年電子情報通信学会総合大会講演論文集, no. A-3-23, p. 102, March
2002.
\item
藤森 一憲, 橋本 昌宜, 小野寺 秀俊, ``駆動力可変セルレイアウト生成システムに
よるスタンダードセルライブラリ開発,'' 電子情報通信学会VLSI設計技術研究会,
no. VLD2001-147/ICD2001-222, March 2002.
\item
橋本 昌宜, 高橋 正郎, 小野寺 秀俊, ``ポストレイアウトトランジスタ寸法最適化
によるクロストークノイズ削減手法,'' 情報処理学会システムLSI設計技術研究会
(デザインガイア), no. SLDM103-6, pp. 39-44, November 2001.
\item
土谷 亮, 橋本 昌宜, 小野寺 秀俊, ``長距離高速配線における RC モデルに基づく
回路設計の限界,'' 2001年電子情報通信学会ソサイエティ大会講演論文集, no. A-
3-6, p. 60, September 2001.
\item
高橋 正郎, 橋本 昌宜, 小野寺 秀俊, ``波形重ね合せによるクロストーク遅延変動
量の見積もり手法,'' 2001年電子情報通信学会ソサイエティ大会講演論文集, no.
A-3-9, p. 63, September 2001.
\item
橋本 昌宜, 高橋 正郎, 小野寺 秀俊, ``ポストレイアウトトランジスタ寸法最適化
によるクロストークノイズ削減手法,'' 2001年電子情報通信学会ソサイエティ大会
講演論文集, no. A-3-8, p. 62, September 2001.
\item
高橋 正郎, 橋本 昌宜, 小野寺 秀俊, ``隣接位置を考慮した解析的クロストークノ
イズ見積もり手法,'' 情報処理学会DAシンポジウム, pp. 19-24, July 2001.
\item
橋本 昌宜, 高橋 正郎, 小野寺 秀俊, ``隣接位置を考慮した解析的クロストークノ
イズモデル ---実回路への 適用---,'' 2001年電子情報通信学会総合大会講演論文
集, no. A-3-6, p. 84, March 2001.
\item
高橋 正郎, 橋本 昌宜, 小野寺 秀俊, ``隣接位置を考慮した解析的クロストークノ
イズモデル ---導出と評価 ---,'' 2001年電子情報通信学会総合大会講演論文集,
no. A-3-5, p. 83, March 2001.
\item
橋本 昌宜, 小野寺 秀俊, ``パスバランス回路における遅延不確かさの統計的解析,'
' 電子情報通信学会VLSI設計技術研究会(デザインガイア), no. VLD2000-72,
November 2000.
\item
橋本 昌宜, 小野寺 秀俊, ``パスバランス回路における遅延不確かさの統計的解析,'
' 2000年電子情報通信学会基礎・境界ソサイエティ大会講演論文集, no. A-3-9, p.
76, September 2000.
\item
橋本 昌宜, ``オンデマンドライブラリを用いた最適LSI設計手法,'' VDEC LSI デザ
イナーフォーラム , August 2000.
\item
橋本 昌宜, 小野寺 秀俊, ``セルベース設計における連続的トランジスタ寸法最適化
による消費電力削減手法,'' 情報処理学会DAシンポジウム, pp. 185-190, July
2000.
\item
橋本 昌宜, 小野寺 秀俊, ``静的統計遅延解析に基づいたゲート寸法最適化による回
路性能最適化手法,'' 第13回 回路とシステム(軽井沢)ワークショップ, pp. 137-
142, April 2000.
\item
橋本 昌宜, 小野寺 秀俊, ``静的統計遅延解析を用いた最悪遅延時間計算手法,''
2000年電子情報通信学会総合大会講演論文集, no. A-3-13, p. 81, March 2000.
\item
橋本 昌宜, 橋本鉄太郎, 西川亮太, 福田大輔, 黒田慎介, 菅俊介, 神原弘之, 小野
寺 秀俊, ``オンデマンドライブラリを用いたシステムLSI詳細設計手法,'' 電子情
報通信学会VLSI設計技術研究会, no. VLD99-112/ICD99-269, March 2000.
\item
橋本 昌宜, 橋本 鉄太郎，西川 亮太，福田 大輔，黒田 慎介， 菅 俊介，神原 弘之，
小野寺 秀俊, ``オンデマンドライブラリを用いたシステムLSI詳細設計手法,'' 第3
回 システムLSI琵琶湖ワークショップ, pp. 279-281, November 1999.
\item
橋本 昌宜, 小野寺 秀俊, ``スタンダードセルライブラリの駆動能力種類の追加によ
る消費電力削減効果の検討,'' 1999年電子情報通信学会基礎・境界ソサイエティ大
会講演論文集, no. A-3-9, p. 52, September 1999.
\item
橋本 昌宜, 小野寺 秀俊, 田丸 啓吉, ``グリッチの削減を考慮したゲート寸法最適
化による消費電力削減手法 ---レイアウト設計への適用---,'' 1998年電子情報通信
学会基礎・境界ソサイエティ大会講演論文集, no. A-3-5, September 1998.
\item
橋本 昌宜, 小野寺 秀俊, 田丸 啓吉, ``グリッチの削減を考慮したゲート寸法最適
化による消費電力削減手法,'' 情報処理学会DAシンポジウム, pp. 269-274, July
1998.
\item
橋本 昌宜, 小野寺 秀俊, 田丸 啓吉, ``論理シミュレーションを用いた消費電力見
積もりの高精度化手法,'' 1998年電子情報通信学会総合大会講演論文集, no. A-3-
5, p. 91, March 1998.
\item
橋本 昌宜, 小野寺 秀俊, 田丸 啓吉, ``入力端子接続最適化による遅延時間と消費
電力の最適化手法,'' 1997年電子情報通信学会基礎・境界ソサイエティ大会講演論
文集, no. A-3-15, p. 67, September 1997.
\item
橋本 昌宜, 小野寺 秀俊, 田丸 啓吉, ``入力端子接続最適化による消費電力削減手
法,'' 情報処理学会DAシンポジウム, pp. 99-104, July 1997.
\end{enumerate}
\section{著書}
\label{sec:4}
\renewcommand{\labelenumi}{[\ref{sec:4}-\arabic{enumi}]}
\begin{enumerate}
\item
M. Hashimoto and R. Nair, ``Power Integrity Management in Integrated
Circuits and Systems,'' Book chapter, Power Integrity Analysis and
Management for Integrated Circuits, Prentice Hall PTR, May 2010.
\item
R. Nair, M. Hashimoto, and N. Srivastava, ``Ic Power Integrity and Optimal
Power Delivery,'' Book chapter, Power Integrity Analysis and Management for
Integrated Circuits, Prentice Hall PTR, May 2010.
\end{enumerate}
\section{解説}
\label{sec:5}
\renewcommand{\labelenumi}{[\ref{sec:5}-\arabic{enumi}]}
\begin{enumerate}
\item
橋本昌宜, ``遅延ばらつきを考慮したVLSIタイミング検証,'' エレクトロニクス実装
学会誌, vol. 11, no. 3, pp. 182--185, May 2008.
\end{enumerate}
以上．
\end{document}
|
|
This site is maintained by webadmin. PMAN 2.5.6 - Paper MANagement system / (C) 2002-2008, Osamu Mizuno / All rights reserved. |