著者名 (author) 表題 (title) 論文誌/会議名 巻数 (volume) 号数 (number) ページ範囲 (pages) 刊行月 (month) 出版年 (year) File
論文誌
T. Enami, T. Sato, M. Hashimoto
Power Distribution Network Optimization for Timing Improvement with Statistical Noise Model and Timing Analysis
IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences
E95-A
12
2261--2271
December
2012

論文誌
T. Enami, S. Ninomiya, K. Shinkai, S. Abe, M. Hashimoto
Statistical Timing Analysis Considering Clock Jitter and Skew due to Power Supply Noise and Process Variation
IEICE Trans. Fundamentals of Electronics, Communications and Computer Sciences
93-A
12
2399-2408
December
2010

論文誌
T. Enami, S. Ninomiya, M. Hashimoto
Statistical Timing Analysis Considering Spatially and Temporally Correlated Dynamic Power Supply Noise
IEEE Trans. Computer-Aided Design of Integrated Circuits and Systems
28
4
541-553
April
2009

論文誌
Y. Ogasahara, T. Enami, M. Hashimoto, T. Sato, T. Onoye
Validation of a Full-Chip Simulation Model for Supply Noise and Delay Dependence on Average Voltage Drop With On-Chip Delay Measurement
IEEE Trans. on Circuits and Systems—II: Express Briefs
54
10
868-872
October
2007

国際会議
T. Enami, S. Ninomiya, K. Shinkai, S. Abe, M. Hashimoto
Statistical Timing Analysis Considering Clock Jitter and Skew due to Power Supply Noise and Process Variation
Proc. International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU)


41-46
March
2010

国際会議
T. Enami, M. Hashimoto, T. Sato
Decoupling Capacitance Allocation {for} Timing {with} Statistical Noise Model {and} Timing Analysis
Proc. IEEE/ACM International Conference on Computer-Aided Design


420-425
November
2008

国際会議
T. Enami, S. Ninomiya, M. Hashimoto
Statistical Timing Analysis Considering Spatially and Temporally Correlated Dynamic Power Supply Noise
Proc. ACM International Symposium on Physical Design


160-167
April
2008
国際会議
Y. Ogasahara, T. Enami, M. Hashimoto, T. Sato, T. Onoye
Measurement Results of Delay Degradation Due to Power Supply Noise Well Correlated With Full-Chip Simulation
Proc.~IEEE Custom Integrated Circuits Conference


861--864
September
2006

研究会等発表論文
榎並 孝司, 木村 修太, 橋本 昌宜, 尾上 孝雄
自己性能補償に向けたカナリアFF挿入手法
情報処理学会DAシンポジウム


227-232
September
2010

研究会等発表論文
橋本 昌宜, 榎並 孝司, 新開 健一, 二宮 進有, 阿部 慎也
電源ノイズや製造ばらつきによるクロックジッタ・スキューを考慮した統計的タイミング解析
情報処理学会DAシンポジウム


79-84
August
2009

研究会等発表論文
榎並 孝司, 橋本 昌宜, 佐藤 高史
電源ノイズ考慮統計的タイミング解析を用いたデカップリング容量割当手法
信学技報, VLD2008-161
108
478
207-212
March
2009

研究会等発表論文
榎並 孝司, 二宮 進有, 橋本 昌宜
電源ノイズの空間的相関を考慮した統計的タイミング解析
第20回 回路とシステム軽井沢ワークショップ


667-672
April
2007

研究会等発表論文
小笠原 泰弘, 榎並 孝司, 橋本 昌宜, 佐藤 高史, 尾上 孝雄
電源ノイズによる遅延変動の測定と電源ノイズを再現するフルチップシミュレーション手法
信学技報, CPM2006-132, ICD2006-174


19--23
January
2007

研究会等発表論文
榎並 孝司, 橋本 昌宜, 尾上 孝雄
主成分分析による電源電圧変動の統計的モデル化手法
情報処理学会DAシンポジウム


205--210
July
2006

大会等発表論文
榎並 孝司, 橋本 昌宜
統計的電源ノイズモデル化に適した適応的領域分割法
電子情報通信学会ソサイエティ大会


A-3-10
September
2007

大会等発表論文
榎並 孝司, 橋本 昌宜, 尾上 孝雄
電源ノイズ解析のための回路動作部表現法の評価
電子情報通信学会総合大会, A-3-16



March
2006


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