論文誌
[1]  内田好弘, 谷貞宏, 橋本昌宜, 築山修治, 白川功, ``グラウンド平面・シールド配線によるシステム・オン・パネルの配線間容量の低減と容量見積りの容易化,'' 情報処理学会論文誌, vol. 47, no. 6, pp. 1665--1673, June 2006.
[2]  内田 好弘, 谷 貞宏, 橋本 昌宜, 築山 修治, 白川 功, ``システム液晶のための配線容量抽出手法,'' 情報処理学会論文誌, vol. 46, no. 6, pp. 1395--1403, June 2005.
[3]  S. Tani, Y. Uchida, M. Furuie, S. Tsukiyama, B. Lee, S. Nishi, Y. Kubota, I. Shirakawa, and S. Imai, ``Parasitic Capacitance Modeling for Non-Planar Interconnects in Liquid Crystal Displays,'' IEICE Trans. on Fundamentals, vol. E86-A, no. 12, pp. 2923--2932, December 2003.
国際会議
[1]  Y. Uchida, S. Tani, M. Hashimoto, S. Tsukiyama, and I. Shirakawa, ``Interconnect Capacitance Extraction for System LCD Circuits,'' In in Proc. IEEE/ACM Great Lake Symposium on Very Large Scale Integrated circuits (GLSVLSI 2005), pp. 160--163, April 2005.
[2]  Y. Uchida, S. Tani, S. Tsukiyama, and I. Shirakawa, ``Parasitic Capacitance Modeling for TFT Liquid Crystal Displays,'' In in Proc. The European Solid-State Device Research Conference (ESSDERC2003) , Estoril, Portugul, pp. 453--456, September 2003.
[3]  Y. Uchida, S. Tani, S. Tsukiyama, and I. Shirakawa, ``Parasitic Capacitance Modeling for On-Chip Interconnects,'' In in Proc. The 2003 International Technical Conference on Circuits/Systems, Computers and ommunications (ITC-CSCC2003) , Kang-Woo Do, Korea, vol. 3, pp. 1638--1641, July 2003.
[4]  S. Tani, Y. Uchida, M. Furuie, S. Tsukiyama, B. Lee, S. Nishi, Y. Kubota, I. Shirakawa, and S. Imai, ``A Parasitic Capacitance Modeling Method for Non-Planar Interconnects,'' In in Proc. the Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI 2003), pp. 294--299, April 2003.
[5]  S. Tani, Y. Uchida, M. Furuie, S. Tsukiyama, B. Lee, S. Nishi, Y. Kubota, I. Shirakawa, and S. Imai, ``Parasitic Capacitance Modeling for Multilevel Interconnects,'' In in Proc. IEEE Proceedings of Asia-Pacific Conference on Circuits and Systems 2002, vol. 1, pp. 59--64, December 2002.
[6]  Y. Uchida, M. Ise, T. Onoye, I. Shirakawa, and I. Arungsrisangchai, ``VLSI Architecture of Digital Matched Filter and Prime Interleaver for W-CDMA,'' In Proc. IEEE International Symposium on Circuits and Systems (ISCAS2002), Phoenix, Arizona, vol. III, pp. 269--272, May 2002.
[7]  M. Ise, Y. Uchida, T. Onoye, and I. Shirakawa, ``System-On-A-Chip Architecture for W-CDMA Baseband Modem LSI,'' In in Proc. The 4th International Conference on ASIC (ASICON 2001), Shanghai, pp. 364--369, October 2001.
研究会等発表論文
[1]  内田 好弘, 谷 貞宏, 橋本 昌宜, 築山 修治, 白川 功, ``システム液晶のための配線間容量抽出手法,'' 信学技報, VLD2004-64, pp. 19--24, December 2004.
[2]  内田 好弘, 谷 貞宏, 築山 修治, 白川 功, ``領域分割による配線間容量モデル化手法について,'' 信学技報, NLP2003-21, pp. 7--12, June 2003.
[3]  谷 貞宏, 内田 好弘, 築山 修治, 白川 功, ``配線間容量モデル化とその評価について,'' 信学技報 DSP2002-83, pp. 7--12, June 2002.
大会等発表論文
[1]  内田 好弘, 谷 貞宏, 橋本 昌宜, 築山 修治, 白川 功, ``システム液晶に適した配線間容量抽出の検討,'' 電子情報通信学会ソサイエティ大会, A-1-16, September 2004.
[2]  伊勢 正尚, 内田 好弘, 尾上 孝雄, 白川 功, ``W-CDMA 用階層化ディジタルマッチトフィルタ,'' 信学会 ソサイエティ大会, A-1-7, September 2001.
[3]  内田 好弘, 伊勢 正尚, 尾上 孝雄, 白川 功, ``W-CDMA ターボ符号処理向け VLSI アーキテクチャ,'' 信学会 ソサイエティ大会, A-1-8, September 2001.

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