論文誌
[1]  S. Yano and N. Ishiura, ``Embedded Memory Array Testing Using a Scannable Configuration,'' IEICE Trans.\ Fundamentals of Electronics,Communications and Computer Sciences, vol. E80-A, no. 10, pp. 1934-1944, October 1997.
[2]  S. Yano, K. Akagi, H. Inohara, and N. Ishiura, ``Application of Full Scan Design to Embedded Memory Arrays,'' in Proc. IEICE Trans. Fundamentals of Electronics, Communications and Computer Sciences, vol. E80-A, no. 3, March 1997.
[3]  矢野政顕, 石浦菜岐佐, ``メモリアレーを含む順序回路へのスキャンパス 方式適用,'' 電子情報通信学会論文誌, vol. J79-D-I, no. 12, pp. 1055-1062, December 1996.
国際会議
[1]  Y. Konno, K. Nakamura, T. Bitoh, K. Saga, and S. Yano, ``A Consistent Scan Design System for Large-Scale ASICs,'' In in Proc. Fifth Asian Test Symposium, pp. 82-87, November 1996.
研究会等発表論文
[1]  矢野政顕, 石浦菜岐佐, ``スキャンパス構成を利用した内蔵メモリの試験,'' 電子情報通信学会第10回回路とシステム軽井沢ワークショップ, pp. 95-100, April 1997.
[2]  S. Yano, K. Akagi, and N. Ishiura, ``A New Scan Path Approach to Memory Array Testing,'' In 電子情報通信学会第9回回路とシステム軽 井沢ワークショップ, pp. 55-60, April 1996.

This site is maintained by Onoye Lab.

PMAN 2.5.5 - Paper MANagement system / (C) 2002-2008, Osamu Mizuno / All rights reserved.