尾上研究室 研究業績一覧: M. Hashimoto and H. Onodera, Crosstalk Noise Optimization by Post-Layout Transistor Sizing, December 2004.
  • リスト
  •  表 
  • LaTeX
  • BibTeX
Detail of a work
Tweet
M. Hashimoto and H. Onodera, "Crosstalk Noise Optimization by Post-Layout Transistor Sizing," IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, E87-A(12), pp. 3251-3257, December 2004.
ID 582
分類 論文誌
タグ
表題 (title) Crosstalk Noise Optimization by Post-Layout Transistor Sizing
表題 (英文)
著者名 (author) M. Hashimoto,H. Onodera
英文著者名 (author)
キー (key)
定期刊行物名 (journal) IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences
定期刊行物名 (英文)
巻数 (volume) E87-A
号数 (number) 12
ページ範囲 (pages) 3251-3257
刊行月 (month) 12
出版年 (year) 2004
Impact Factor (JCR)
URL
付加情報 (note)
注釈 (annote)
内容梗概 (abstract)
論文電子ファイル 利用できません.
BiBTeXエントリ
@article{id582,
         title = {Crosstalk Noise Optimization by Post-Layout Transistor Sizing},
        author = {M. Hashimoto and H. Onodera},
       journal = {IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences},
        volume = {E87-A},
        number = {12},
         pages = {3251-3257},
         month = {12},
          year = {2004},
}
  

Search

Tags

1 件の該当がありました. : このページのURL : HTML

Language: 英語 | 日本語 || ログイン |

This site is maintained by Onoye Lab.
PMAN 3.2.10 build 20181029 - Paper MANagement system / (C) 2002-2016, Osamu Mizuno
Time to show this page: 0.022347 seconds.